CN102856304A - 一种半导体芯片封装结构 - Google Patents
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Abstract
公开了一种半导体芯片封装结构，包括至少一个芯片封装基板和/或至少一个插入板；所述芯片封装基板上设有电磁带隙；所述插入板设有电磁带隙。本发明提供的一种半导体芯片封装结构，可以实现封装中在覆盖低频频带的超宽频带范围内的芯片电源噪声隔离屏蔽，同时兼顾超宽频带范围内的对芯片电源噪声产生的抑制。
Description
技术领域
本发明涉及集成电路封装技术领域，具体是一种半导体芯片封装结构。
背景技术
随着超大规模集成电路进入深亚微米，CMOS工艺的技术节点从65nm，45nm向32nm、22nm推进，CMOS芯片一直朝着低电压的方向在发展，其I/O供电电压从5V、3.3V、2.5V到90nm的1.8V，核的供电电压从5V降到90nm的1V。芯片供电电压一路下降导致芯片能容忍的电源噪声容限持续缩小，芯片对供电系统在时域和频域的干扰更加敏感。另一方面，集成电路芯片容纳的晶体管数量不断增加，要驱动所有这些晶体管工作需要更大的电流，同时芯片产生的瞬态开关噪声电流增加；而且晶体管开关速度的增加，使得瞬态开关噪声电流的频率分布的带宽更宽，所以集成电路芯片产生更大的电源噪声电压(dV＝L*dI/dt)，同时其频域分布更广。也就是说，目前集成电路芯片产生的电源噪声将越来越大，而其容忍电源噪声的能力越来越弱。
高频高速、多功能、高性能、小体积和高可靠性是电子产品的发展方向，以往在模块层面、甚至系统板层面上实现的功能将要求在封装层面上实现。多芯片封装(MCM)、POP(Package-on-Package)、3维芯片堆叠封装不受同质材料和芯片工艺兼容的限制，可以实现射频芯片、光子芯片、MEMS传感器芯片与集成电路芯片的高密度异质集成，因而受到广泛关注。由于同一封装中各个芯片片间距缩小到几十微米，相互电源噪声干扰增大；特别是当除包含数字芯片外，还包含RF芯片、模拟芯片或微传感芯片时，情况更为复杂，例如RF芯片是一个强干扰源，而模拟芯片或微传感芯片又对干扰极为敏感。为同一封装中各个芯片提供纯净高效的供电成为一个棘手的问题，既要保证电源分配网络(PDN)在超宽带频率范围内对各个芯片提供低输入阻抗以抑制各个芯片产生电源噪声，又要保证电源分配网络(PDN)在超宽带频率范围内提供各个芯片间足够的隔离以抑制各个芯片产生的电源噪声在芯片间的传播和干扰，同时还要提供对外来电源噪声的隔离以避免封装外部产生的电源噪声对封装内各个芯片的影响。
时至今日，对PCB主板的电源完整性问题研究较多，在PCB主板上抑制电源噪声传播的方法有在电源/地平面采用电磁带隙(EBG)结构，在电源/地平面间引入一层电磁吸收的铁氧体材料，或将EBG结构和铁氧体材料相结合，还有采用电源/地平面间的λ/4周期排列通孔对来抑制电源和地平面间平面共振，从而抑制PCB板上的电源噪声传播。其中EBG结构同PCB板工艺兼容，并且可以将EBG结构设计到PCB板电源分配网络(PDN)中，通过设计合适的EBG结构形状可以实现较宽带宽的隔离，同时改变EBG结构的尺寸可以调节其工作频率，电磁带隙(EBG)结构通常包括蘑菇型(MT-EBG)和平面型(PT-EBG)。上述电磁带隙(EBG)结构显示当其工作频率在1-10GHz范围时，其一个周期的尺寸约30mm×30mm左右，比整个封装的面积都大，显然对封装基板或插入板来说不适用。
发明内容
本发明的目的在于，克服现有的集成电路封装中存在的封装内芯片间电源噪声干扰，以及外部电源噪声对封装内芯片干扰的间题，提供一种封装内芯片电源噪声隔离屏蔽的结构和方法以提升封装系统性能。根据本发明提出的一种半导体芯片封装结构包括至少一个芯片封装基板和/或至少一个插入板；所述芯片封装基板上设有电磁带隙结构；所述插入板上设有电磁带隙结构。
进一步，所述封装基板上设有至少一个平面型电源分配层；
所述插入板上设有至少一个平面型电源分配层。
进一步，所述封装基板上设有至少两个相互层叠的平面型电源分配层；
所述插入板上设有至少两个相互层叠的平面型电源分配层。
进一步，所述平面型电源分配层包括至少两个相互电绝缘的子平面型电源分配层；
每一个所述子平面型电源分配层承载一个供电电压。
进一步，所述平面型电源分配层由一地平面、一电源平面和一高介电常数介质层构成；
所述高介电常数介质层位于所述地平面和所属电源平面之间；
每一个所述平面型电源分配层承载一个供电电压。
进一步，所述平面型电源分配层由两个地平面、一个电源平面和两个高介电常数介质层构成；
所述两个地平面、一个电源平面和两个高介电常数介质层按照地平面、高介电常数介质层、电源平面、高介电常数介质层、地平面依次排列；
每一个所述平面型电源分配层承载一个供电电压。
进一步，所述平面型电源分配层或所述子平面型电源分配层上设有一个电磁带隙结构；
所述电磁带隙结构的形状包括直线形、直角型或方框型；
所述电磁带隙结构在平面型电源分配层或所述子平面型电源分配层上的分布位置包括顶部、中部或底部；所述电磁带隙结构将所述平面型电源分配层或所述子平面型电源分配层分成两个区域；其中一个区域作为电源馈入或馈出所述芯片封装基板或所述插入板的馈电点区域；另一个区域作为所述芯片封装基板或所述插入板向其所承载的芯片馈给电源的馈电点区域；
所述作为所述芯片封装基板或所述插入板向其所承载的芯片馈给电源的馈电点的区域面积大于所述作为电源馈入或馈出所述芯片封装基板或所述插入板的馈电点的区域面积；
所述作为所述芯片封装基板或所述插入板向其上芯片馈给电源的馈电点的区域的电源平面和地平面是连续的。
进一步，所述平面型电源分配层上设有一个电磁带隙结构；
所述电磁带隙结构的形状包括直线形、直角型或方框型；
所述电磁带隙结构在平面型电源分配层上的分布位置包括顶部、中部或底部；所述电磁带隙结构将所述平面型电源分配层分成两个区域；其中一个区域作为电源馈入或馈出所述芯片封装基板或所述插入板的馈电点区域；另一个区域作为所述芯片封装基板或所述插入板向其所承载的芯片馈给电源的馈电点区域；
所述作为所述芯片封装基板或所述插入板向其所承载的芯片馈给电源的馈电点的区域面积大于所述作为电源馈入或馈出所述芯片封装基板或所述插入板的馈电点的区域面积；
所述作为所述芯片封装基板或所述插入板向其上芯片馈给电源的馈电点的区域的电源平面和地平面是连续的。
进一步，所述电磁带隙结构为所述平面型电源分配层的一部分；
所述电磁带隙结构中的电源平面为周期结构，相对应的地平面是连续平面或与电源平面上周期结构相对应的周期结构。
进一步，所述电磁带隙结构区域中的周期结构电源平面是由2维周期排列的连续平面金属块和连接两个相邻连续平面金属块的金属导线组成；
所述连续平面金属块包括方形、正六方形或三角形；
所述金属导线的形状包括直线型、‘Z’字弯曲折线型、环型或螺旋型；
所述电磁带隙结构区域中的所述地平面是连续的或所述地平面与所述电源平面上所述金属导线区域相对应的区域是中空的。
进一步，所述芯片封装基板包括有机材料或陶瓷材料；
其中，所述有机材料包括FR4、BT或PI；
所述陶瓷材料包括LTCC或HTCC；
所述芯片封装基板包括刚性基板、柔性基板或半刚性基板；
所述插入板材料包括硅、玻璃或陶瓷。
进一步，所述高介电常数介质层厚度在100纳米-20微米；所述高介电常数介质层的介电常数在10-5000。
本发明提供的一种半导体芯片封装结构，可以实现封装中在覆盖低频频带的超宽频带范围内的芯片电源噪声隔离屏蔽，同时兼顾超宽频带范围内的对芯片电源噪声产生的抑制。
附图说明
图1为本发明一种半导体芯片封装结构的一个实施例剖面示意图；
图2a、2b为本发明实施例中所示的一种平面型电源分配层的两种不同组成结构的剖面示意图；
图3a、3b为本发明实施例中所示的另一种平面型电源分配层的两种不同组成结构的剖面示意图；
图4为本发明实施例中所示的电磁带隙(EBG)结构的分布式等效LC二维网络结构示意图；
图5a、5b、5c为本发明实施例中所示的局域带有电磁带隙(EBG)结构的平面型电源分配层的俯视图；
图6a为本发明实施例中所示的电磁带隙(EBG)结构单元中连续平面金属块呈方形的电源平面结构示意图；
图6b为与图6a的电源平面结构相对应的带相应周期结构的地平面示意图；
图7a为本发明实施例中所示的电磁带隙(EBG)结构单元中连续平面金属块呈正六方形的电源平面结构示意图；
图7b为与图7a的电源平面结构相对应的带相应周期结构的地平面示意图；
图8为本发明一种半导体芯片封装结构的另一个实施例剖面示意图；
图9为本发明一种半导体芯片封装结构的第三个实施例剖面示意图；
图10为本发明一种半导体芯片封装结构的第四个实施例剖面示意图；
图11为本发明一种半导体芯片封装结构的第五个实施例剖面示意图。
其中，
1：PoP封装；
2：PCB主板；
3：芯片封装基板；
4：半导体芯片；
5：凸点；
6：焊球；
7：BGA焊球；
8：插入板；
9：基于穿透各插入板的导电通孔TSV的垂直互连；
10：3D芯片叠层封装；
11：导电通孔(TSV)；
12：电源平面；
13：高介电常数介质层；
14：地平面；
15：电磁带隙(EBG)结构；
16：平面型电源分配层；
17：电磁带隙(EBG)结构中的周期结构电源平面；
18：电源平面上一个周期结构单元内的一连续平面金属块，可视为等效电容部分；
19：电源平面上周期结构中的连接两个相邻连续平面金属块的金属导线区域，可视为等效电感部分；
20：电磁带隙(EBG)结构中带相应周期结构的地平面；
21：地平面上与电源平面上金属导线区域相对应的挖空区域；
22：电源馈入或馈出芯片封装基板内的馈电点；
23：芯片封装基板向其上芯片馈给电源的馈电点；
24：电源馈入或馈出插入板的馈电点；
25：插入板向其上芯片馈给电源的馈电点；
26：金属再布线层(RDL)。
具体实施方式
为了使本发明的目的，技术方案和优点描述的更清晰，以下结合具体的实例例及附图加以说明。本发明所述的多种半导体芯片封装结构，不仅能实现封装中在覆盖低频频带的超宽频带范围内的芯片电源噪声隔离屏蔽，同时还能兼顾超宽频带范围内的对芯片电源噪声产生的抑制。
实施例1：
图1为基于带电源噪声隔离的芯片封装基板的双层芯片堆叠封装结构示意图。该封装结构包括两个半导体芯片4、两个芯片封装基板3、若干个凸点5、若干个焊球6以及若干个BGA焊球7。半导体芯片4通过凸点5直接组装在芯片封装基板3上，两个半导体芯片4之间通过焊球6连接。芯片封装基板3内有多层布线，BGA焊球7是整个封装的外部电连接端口。平面型电源分配层16是芯片封装基板3中的一部分。平面型电源分配层16上的电磁带隙(EBG)结构15将平面型电源分配层16分成O区域和O′区域。O′区域面积大于O区域面积；电源馈入或馈出芯片封装基板3的馈电点22位于O区域，从芯片封装基板3向其上半导体芯片4馈给电源的馈电点23位于O′区域。
如2a、2b所示的一种平面型电源分配层16结构包括一个电源平面12和一个地平面14以及一个高介电常数介质层13。其中电源平面12、地平面14以及夹在两平面之间的高介电常数介质层13构成一个电磁谐振腔。平面型电源分配层16的中的电源平面12局域带有周期结构。所述地平面14可以为连续平面(如图2b所示)，也可以在与电源平面12上周期结构所在区域相对应的区域上有相对应的周期结构(如图2a所示)。所述电源平面12上周期结构和相对应的地平面14，以及相对应的高介电常数介质层13一起构成电磁带隙(EBG)结构15。
如3a、3b所示的一种平面型电源分配层由两个地平面14、一个电源平面12和两个高介电常数介质层13构成。两个地平面14、一个电源平面12和两个高介电常数介质层13按照地平面14、高介电常数介质层13、电源平面12、高介电常数介质层13、地平面14依次排列。所述电源平面12局域带有周期结构，所述地平面14可以为连续平面(如图3a所示)，也可以为任一地平面14在与电源平面12上周期结构所在区域相对应的区域上有相对应的周期结构(图中未示出)，也可以为二个地平面14在与电源平面12上周期结构所在区域相对应的区域上都有相对应的周期结构(如图3b所示)。所述电源平面12上周期结构和相对应的地平面14，以及相对应的高介电常数介质层13一起构成具有一定禁带带隙的电磁带隙(EBG)结构15，即构成具有一定滤波隔离带宽的电磁带隙(EBG)结构15，与地平面为连续平面相比较，后两种情况构成的电磁带隙(EBG)结构15的滤波隔离频率依次能覆盖更低的频率。
由于电源分配网络(PDN)主要是为半导体芯片4提供直流、不随时间变化的恒定电压供应，任何随时间变化的电压波动都可视为电源噪声，电源分配网络的电源噪声频率分布的低频端极限接近DC，同时通常1GHz以下频带的电源噪声分量也占有相当比重，所以对电源分配网络的电源噪声抑制和隔离具有需要覆盖低频频带的特点，电磁带隙(EBG)结构15可以看作是等效电感L和等效电容C构成的一个分布式LC二维网络。如附图4所示，电磁带隙(EBG)结构15的响应频率与L和C的大小有关，增大L和(或)C值时，响应频率可以向低频移动。集成电路封装中的芯片封装基板3和插入板8受到封装尺寸的限制，其大小通常在5cm以内，要在芯片封装基板3和插入板8中实现覆盖低频频带的小周期尺寸的电磁带隙(EBG)结构15需要大等效电容密度和(或)大等效电感密度的结构。
图1中所示的平面型电源分配层16的结构俯视图如附图5a、5b、5c所示，但不限于此。图5a、5b和5c示出直线型、直角形、方框型3种不同电磁带隙(EBG)结构15形状的平面型电源分配层16的俯视图。它们不仅适用于一个由一个电源平面12和一个地平面14构成的平面型电源分配层16，也适用于一个由一个电源平面12和二个地平面14构成的平面型电源分配层16。所示电磁带隙(EBG)结构15所在区域也是电源平面12上周期结构所在区域，也是地平面14上相对应周期结构所在区域。电磁带隙(EBG)结构15将平面型电源分配层16分成O区域和O′区域。由于电磁带隙(EBG)结构15的存在，平面型电源分配层16的O区域和O′区域之间有一定带宽和深度的隔离，其隔离带宽和隔离深度由一个电磁带隙(EBG)结构周期的形状以及电磁带隙(EBG)结构15中电磁带隙(EBG)结构周期数有关。O′区域的面积大于O区域。O′区域中的电源平面12和地平面14为连续金属平面。大电容密度、大面积的O′区域所提供的退耦电容有效地抑制了该芯片封装基板3和/或插入板8上半导体芯片4电源噪声的产生。电磁带隙(EBG)结构15的形状是任意的，以及电磁带隙(EBG)结构15的分布位置可以是在平面型电源分配层16上的顶部、中部、底部等，也是任意的。也就是说，O区域和O′区域的形状是任意的，以及O区域和O′区域在平面型电源分配层16上的具体位置是由其上承载的半导体芯片4引脚分布，以及功能和性能决定。例如，图5a中O区域居于平面型电源分配层16的一侧，图5b中O区域居于平面型电源分配层16的一角，图5c中O区域居于平面型电源分配层16的四周，但不限于此。
图1中所示的平面型电源分配层16的电磁带隙(EBG)结构15的电源平面12结构如附图6a、7a所示，地平面结构如相应附图6b、7b所示，但不限于此；在电磁带隙(EBG)结构15的电源平面12上，电磁带隙(EBG)结构单元中连续平面金属块可以呈方形(如图6a所示)、正六方形(如图7a所示)、三角形、但不限于此。一定宽度和长度的一金属导线连接两个相邻连续平面金属块，仅金属导线的两端分别与两个相邻连续平面金属块接触形成电连通，金属导线的其它部分与连续平面金属块之间有一定隔离间隙，是非接触的。也就是说，假如除去金属导线后，不同连续平面金属块之间是电绝缘的。所述金属导线的形状可以是直线型、‘Z’字弯曲折线型、环型(包括圆形环、矩形环和多边形环)、螺旋型(包括圆形螺旋、矩形螺旋和多边螺旋)、但不限于此。所述金属导线与其各分段间的隔离间隙，以及金属导线与连续平面金属块间的隔离间隙一起构成金属导线区域19。电磁带隙(EBG)结构15的地平面14可以是连续的，也可以是与电源平面上金属导线区域19相对应区域是中空的(如图6b、7b所示，地平面上与电源平面上金属导线区域19相对应的挖空区域21)，后者获得的电磁带隙(EBG)结构15的滤波隔离频率能覆盖更低的频率。
高介电常数介质层13厚度在100纳米到20微米范围内。高介电常数介质层13的介电常数在10到5000范围内。高介电常数介质层13越薄，介电常数越大，相同形状尺寸的电磁带隙(EBG)结构15的禁带覆盖更低频率，所述半导体芯片封装结构对半导体芯片4电源噪声隔离屏蔽的频带，以及对半导体芯片4电源噪声产生抑制的频带能覆盖更低频率，频带更宽；高介电常数介质层13越薄，介电常数越大，对于相同形状电磁带隙(EBG)结构15，相同工作频带时，单个电磁带隙(EBG)结构单元的尺寸更小，这样更适用于小尺寸、高密度的芯片封装。
高介电常数介质层材料可以是有机材料、有机无机复合材料、无机材料、陶瓷材料等，但不限于此；
芯片封装基板3通常采用有机材料，包括FR4、BT、PI等，但不限于此，也可以采用LTCC、HTCC陶瓷材料。芯片封装基板3可以是刚性基板、柔性基板、也可以是半刚性基板。
插入板8通常采用硅片，但一些低成本和大尺寸、低密度导通孔的插入板也有采用玻璃片。
当一个半导体芯片4由于功能和性能要求，需要两个或两个以上电压供电，例如，需要两个或两个以上电压给半导体芯片的不同功能区域供电，这些两个或两个以上供电电压的数值(伏值)可以相同，也可以不同。也就是说，半导体芯片的不同功能区域可能需要不同电压等级(不同电压值)的供电，例如：5V、3.3V、1.8V、1.2V等。也可能是，虽然半导体芯片的不同功能区域需要的供电电压等级(电压值)相同，但是由于不同功能区域的信号类型不同，例如：数字信号区域、模拟信号区域、微波射频信号区域、低速信号区域、高速信号区域等，不同功能区域供电间需要隔离以防止相互电源噪声干扰。总之，为了防止上述两个或两个以上电压供电间的电源噪声干扰，通常需要上述两个或两个以上电压供电间有一定的隔离度。在上述情况下，承载上述需要两个或两个以上电压供电的半导体芯片4的芯片封装基板3和/或插入板8中可以包括两个或两个以上相互层叠的平面型电源分配层，每个平面型电源分配层承载一个电压供电。也可以将芯片封装基板3和/或插入板8中的一个平面型电源分配层16分割成相互电绝缘的两个或两个以上子平面型电源分配层，每个子平面型电源分配层承载一个电压供电。还可以在芯片封装基板3和/或插入板8中的采用上述相互层叠的两个或两个以上平面型电源分配层16和相互共层的两个或两个以上子平面型电源分配层相结合的方法。
一个子平面型电源分配层的结构与上述平面型电源分配层16类同。子平面型电源分配层带有局域子电磁带隙(EBG)结构15，它将子平面型电源分配层分成O子区域和O′子区域，O′子区域面积大于O子区域面积；电源馈入或馈出子平面型电源分配层的馈电点位于O子区域，从子平面型电源分配层向其上半导体芯片4馈给电源的馈电点位于O′子区域。
本实施例双层芯片堆叠封装的情况，很容易扩展到多层芯片堆叠封装和单层芯片封装的情况。
本实施例仅示出一个芯片封装基板3含一个平面型电源分配层的情况，很容易扩展到含多个平面型电源分配层的情况。芯片封装基板3中至少包括一个由一电源平面和一地平面构成的平面型电源分配层或一个由一电源平面和二地平面构成的平面型电源分配层。当以平面型电源分配层16的O区域作为电源馈入或馈出所述芯片封装基板3的馈电区域，电源馈入或馈出所述芯片封装基板3的馈电点可以在同一点上，也可以在不同点上，但是都是在O区域。而以O′区域作为所述芯片封装基板3向其上半导体芯片4馈给电源的馈电区域时，不但保证了芯片封装基板3上半导体芯片4电源引脚处的供电与芯片封装基板3的供电间的电源噪声隔离屏蔽，同时由于大电容密度、大面积的O′区域所提供的退耦电容有效地抑制了该芯片封装基板3上的半导体芯片4电源噪声的产生。
本实施例所示结构不仅可以实现两个半导体芯片间，以及两个半导体芯片与外界供电系统间的覆盖低频频带的超宽带电源噪声隔离，防止两个半导体芯片间电源噪声串扰，以及外界供电系统电源噪声对两个半导体芯片的干扰，同时对两个半导体芯片提供超宽带的电源退耦，抑制两个半导体芯片电源噪声的产生。
实施例2
因为有机封装基板的热膨胀系数TCE比硅、GaAs、InP等半导体材料高很多，机械应力大，对尺寸较大的芯片影响严重。同时有机封装基板的热导率很低，不利于其上芯片的散热，影响芯片的寿命和可靠性。另外，无论是有机封装基板还是陶瓷封装基板受到制备工艺的限制，布线的线宽和线距都很难至50微米以下，使得其上芯片的I/O(输入/输出)端口密度受限，鉴于上述原因，在芯片封装基板3和半导体芯片4之间插入插入板8，以插入板8作为半导体芯片4的承载板，插入板8通常采用硅片，但一些低成本和大尺寸、低密度导通孔的插入板8也可采用玻璃片。插入板8的厚度根据不同需求可以在几十微米到几百微米范围。穿透插入板8的垂直导电通孔(TSV)11实现插入板8上下表面的电连接。该导电通孔(TSV)11的直径根据不同需求可以几微米到几百微米范围，同时穿透插入板8的垂直导电通孔(TSV)11还有利于其上半导体芯片的散热。由于插入板8可采用集成电路平面工艺，布线的线宽和线距可达几微米，可以有效的在芯片封装基板和半导体芯片间实现I/O端口密度的匹配转换和再分布。
图8为基于带电源噪声隔离的插入板的芯片堆叠封装结构示意图；本实施例与第一实施例的区别在于：本实施例所述的芯片堆叠封装结构包括两个半导体芯片4、两个插入板8、若干个凸点5、若干个穿透插入板8导电通孔(TSV)11、两个金属再布线层(RDL)26分别作为两个插入板8的一部分，分别位于两个插入板8上。半导体芯片4通过凸点5直接组装在插入板8上，各插入板8以及其上的半导体芯片4通过分布在各插入板四周的穿透各插入板8的导电通孔(TSV)11实现垂直电互连。平面型电源分配层16是插入板8上金属再布线层(RDL)26中的一部分，金属再布线层(RDL)26为多层布线。平面型电源分配层16上的电磁带隙(EBG)结构15将平面型电源分配层16分成O区域和O′区域。O′区域面积大于O区域面积；电源馈入或馈出插入板8的馈电点24位于O区域，从插入板8向其上半导体芯片4馈给电源的馈电点25位于O′区域。其他部分与实施例一完全一致。
本实施例双层芯片堆叠封装的情况，很容易扩展到多层芯片堆叠封装和单层芯片封装的情况。
本实施例仅示出一个插入板8含一个平面型电源分配层的情况，很容易扩展到含多个平面型电源分配层的情况。插入板8中至少包括一个由一电源平面和一地平面构成的平面型电源分配层或一个由一电源平面和二地平面构成的平面型电源分配层。当以平面型电源分配层16的O区域作为电源馈入或馈出所述插入板8的馈电区域，电源馈入或馈出所述插入板8的馈电点可以在同一点上，也可以在不同点上，但是都是在O区域。而以O′区域作为所述插入板8向其上半导体芯片4馈给电源的馈电区域时，不但保证了插入板8上半导体芯片4电源引脚处的供电与插入板8的供电间的电源噪声隔离屏蔽，同时由于大电容密度、大面积的O′区域所提供的退耦电容有效地抑制了该插入板8上的半导体芯片4电源噪声的产生。
本实施例所示结构不仅可以实现两个半导体芯片间，以及两个半导体芯片与外界供电系统间的覆盖低频频带的超宽带电源噪声隔离，防止两个半导体芯片间电源噪声串扰，以及外界供电系统电源噪声对两个半导体芯片的干扰，同时对两个半导体芯片提供超宽带的电源退耦，抑制两个半导体芯片电源噪声的产生。
实施例3
图9为POP(Package-on-Package)封装结构示意图；本实施例是第一实施例的一应用实例：POP封装结构是将两个或多个单层封装通过分布在四周的焊球6堆叠起来的一种叠层封装形式，焊球6起到机械支撑和电连接的作用。最底层的芯片封装基板3底部的BGA焊球7是整个POP封装1与外部PCB主板2的电连接端口。
实施例4
图10为一种基于带导电通孔插入板的3维芯片堆叠封装结构示意图。本实施例与第一实施例和第二实施例的区别在于：半导体芯片4直接组装在插入板8上，插入板8的上下表面上可以仅有一面组装有半导体芯片4，也可以两面都组装有半导体芯片4，多个承载有半导体芯片4的插入板8相堆叠，再通过最底层插入板8底部的凸点5组装在封装基板3上，各插入板8以及其上的半导体芯片4通过分布在各插入板四周的穿透各插入板8的导电通孔(TSV)11实现垂直相互电连接，封装基板底部的BGA焊球7是整个3维芯片堆叠封装的外部电连接端口。与芯片直接3维堆叠的封装结构相比较，半导体芯片4直接3维堆叠需要在有源芯片上制作导电通孔(TSV)11孔，不但难度大，工艺废品率的成本高昂。半导体芯片4直接3维堆叠需要各个芯片的协同设计，研发成本高，特别是对要实现复杂功能的封装，难以实现。出于机械应力考虑，半导体芯片4直接3维堆叠一般要求同材质材料，如Si芯片，异质材料半导体芯片间直接堆叠比较困难。另外，半导体芯片4直接3维堆叠由于屏蔽措施有限，要实现不同功能的数字、模拟、射频、光、MEMS、传感芯片间的直接堆叠比较困难。所以本实施例所示的基于带导电通孔插入板的3维芯片堆叠封装结构实用性强，适用范围广。本实施例其他部分与实施例一和实施例二完全一致。
实施例5
图11为以插入板作为芯片承载板的单芯片封装结构示意图；
本实施例与第一实施例和第二实施例的区别在于：一个半导体芯片4、一个芯片封装基板3、一个插入板8、若干个凸点5、若干个BGA焊球7以及若干个穿透插入板8导电通孔(TSV)11。半导体芯片4通过凸点5直接组装在插入板8上。插入板8底部的凸点5组装在封装基板3上，半导体芯片4与芯片封装基板3通过穿透插入板8的导电通孔(TSV)11实现垂直相互互电连接。芯片封装基板3底部的BGA焊球7是本实施例所述封装结构的外部电连接端口。在封装基板3和半导体芯片4之间插入插入板8，以插入板8作为半导体芯片4的承载板，有利于减小半导体芯片4的机械应力，增强半导体芯片4的散热，提高半导体芯片4的寿命和可靠性，同时，插入板8有效的实现了封装基板3和半导体芯片4之间I/O端口密度的匹配转换和再分布。其他部分与实施例一和实施例二完全一致。
以上实施例的封装结构很容易扩展到封装结构中的一层封装基板内或一层插入板内就承载有多个半导体芯片的情况，即，二维MCM封装(Multi-ChipModule，指将多个半导体裸芯片组装在一块承载基板上的一种封装形式)。
以上实施例的封装结构中，半导体芯片与直接承载半导体芯片的封装基板和插入板直接的电连接方式可以是金属凸点连接(如flip-chip形式)，也可以是金属线连接(如wire-bonding形式)，与金属线连接相比较，金属凸点连接具有连接路径短，寄生参数小、连接密度高的优点。
上述实施例为本发明较佳的实施方式，但本发明的实施方式并不受上述实施例的限制，其他的任何未背离本发明的精神实质与原理下所作的改变、修饰、替代、组合、简化，均应为等效的置换方式，都包含在本发明的保护范围之内。
Claims (14)
1.一种半导体芯片封装结构，其特征在于，包括：
至少一个芯片封装基板和/或至少一个插入板；
所述芯片封装基板上设有电磁带隙结构；
所述插入板上设有电磁带隙结构。
2.根据权利要求1所述一种半导体芯片封装结构，其特征在于：
所述封装基板上设有至少一个平面型电源分配层；
所述插入板上设有至少一个平面型电源分配层。
3.根据权利要求1所述一种半导体芯片封装结构，其特征在于：
所述封装基板上设有至少两个相互层叠的平面型电源分配层；
所述插入板上设有至少两个相互层叠的平面型电源分配层。
4.根据权利要求2或3所述一种半导体芯片封装结构，其特征在于：
所述平面型电源分配层包括至少两个相互电绝缘的子平面型电源分配层；
每一个所述子平面型电源分配层承载一个供电电压。
5.根据权利要求2或3所述一种半导体芯片封装结构，其特征在于：
所述平面型电源分配层由一地平面、一电源平面和一高介电常数介质层构成；
所述高介电常数介质层位于所述地平面和所属电源平面之间；
每一个所述平面型电源分配层承载一个供电电压。
6.根据权利要求2或3所述一种半导体芯片封装结构，其特征在于：
所述平面型电源分配层由两个地平面、一个电源平面和两个高介电常数介质层构成；
所述两个地平面、一个电源平面和两个高介电常数介质层按照地平面、高介电常数介质层、电源平面、高介电常数介质层、地平面依次排列；
每一个所述平面型电源分配层承载一个供电电压。
7.根据权利要求4所述一种半导体芯片封装结构，其特征在于：
所述平面型电源分配层或所述子平面型电源分配层上设有一个电磁带隙结构；
所述电磁带隙结构的形状包括直线形、直角型或方框型；
所述电磁带隙结构在平面型电源分配层或所述子平面型电源分配层上的分布位置包括顶部、中部或底部；所述电磁带隙结构将所述平面型电源分配层或所述子平面型电源分配层分成两个区域；其中一个区域作为电源馈入或馈出所述芯片封装基板或所述插入板的馈电点区域；另一个区域作为所述芯片封装基板或所述插入板向其所承载的芯片馈给电源的馈电点区域；
所述作为所述芯片封装基板或所述插入板向其所承载的芯片馈给电源的馈电点的区域面积大于所述作为电源馈入或馈出所述芯片封装基板或所述插入板的馈电点的区域面积；
所述作为所述芯片封装基板或所述插入板向其上芯片馈给电源的馈电点的区域的电源平面和地平面是连续的。
8.根据权利要求5所述一种半导体芯片封装结构，其特征在于：
所述平面型电源分配层上设有一个电磁带隙结构；
所述电磁带隙结构的形状包括直线形、直角型或方框型；
所述电磁带隙结构在平面型电源分配层上的分布位置包括顶部、中部或底部；所述电磁带隙结构将所述平面型电源分配层分成两个区域；其中一个区域作为电源馈入或馈出所述芯片封装基板或所述插入板的馈电点区域；另一个区域作为所述芯片封装基板或所述插入板向其所承载的芯片馈给电源的馈电点区域；
所述作为所述芯片封装基板或所述插入板向其所承载的芯片馈给电源的馈电点的区域面积大于所述作为电源馈入或馈出所述芯片封装基板或所述插入板的馈电点的区域面积；
所述作为所述芯片封装基板或所述插入板向其上芯片馈给电源的馈电点的区域的电源平面和地平面是连续的。
9.根据权利要求6所述一种半导体芯片封装结构，其特征在于：
所述平面型电源分配层上设有一个电磁带隙结构；
所述电磁带隙结构的形状包括直线形、直角型或方框型；
所述电磁带隙结构在平面型电源分配层上的分布位置包括顶部、中部或底部；所述电磁带隙结构将所述平面型电源分配层分成两个区域；其中一个区域作为电源馈入或馈出所述芯片封装基板或所述插入板的馈电点区域；另一个区域作为所述芯片封装基板或所述插入板向其所承载的芯片馈给电源的馈电点区域；
所述作为所述芯片封装基板或所述插入板向其所承载的芯片馈给电源的馈电点的区域面积大于所述作为电源馈入或馈出所述芯片封装基板或所述插入板的馈电点的区域面积；
所述作为所述芯片封装基板或所述插入板向其上芯片馈给电源的馈电点的区域的电源平面和地平面是连续的。
10.根据权利要求1所述一种半导体芯片封装结构，其特征在于：
所述电磁带隙结构为所述平面型电源分配层的一部分；
所述电磁带隙结构中的电源平面为周期结构，相对应的地平面是连续平面或与电源平面上周期结构相对应的周期结构。
11.根据权利要求1或10所述的半导体芯片封装结构，其特征在于：
所述电磁带隙结构区域中的周期结构电源平面是由2维周期排列的连续平面金属块和连接两个相邻连续平面金属块的金属导线组成；
所述连续平面金属块包括方形、正六方形或三角形；
所述金属导线的形状包括直线型、‘Z’字弯曲折线型、环型或螺旋型；
所述电磁带隙结构区域中的所述地平面是连续的或所述地平面与所述电源平面上所述金属导线区域相对应的区域是中空的。
12.根据权利要求1-3任一项所述的半导体芯片封装结构，其特征在于：
所述芯片封装基板包括有机材料或陶瓷材料；
其中，所述有机材料包括FR4、BT或PI；
所述陶瓷材料包括LTCC或HTCC；
所述芯片封装基板包括刚性基板、柔性基板或半刚性基板；
所述插入板材料包括硅、玻璃或陶瓷。
13.根据权利要求5所述的半导体芯片封装结构，其特征在于：
所述高介电常数介质层厚度在100纳米-20微米；所述高介电常数介质层的介电常数在10-5000。
14.根据权利要求6所述的半导体芯片封装结构，其特征在于：
所述高介电常数介质层厚度在100纳米-20微米；所述高介电常数介质层的介电常数在10-5000。
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Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103414316A (zh) * | 2013-08-07 | 2013-11-27 | 华进半导体封装先导技术研发中心有限公司 | 一种带电源噪声隔离的芯片封装结构 |
| CN103763848A (zh) * | 2014-01-09 | 2014-04-30 | 华进半导体封装先导技术研发中心有限公司 | 基于数模混合要求的混合信号系统三维封装结构及制作方法 |
| CN105515564A (zh) * | 2015-12-07 | 2016-04-20 | 中国电子科技集团公司第十研究所 | 螺旋谐振环超宽带同步开关噪声抑制电源分配网络 |
| CN107664741A (zh) * | 2016-07-28 | 2018-02-06 | 三星电子株式会社 | 测试器的适配器的公共板、测试器的适配器以及测试器 |
| CN109087675A (zh) * | 2018-08-01 | 2018-12-25 | 灿芯半导体(上海)有限公司 | 单电源域转多电源域及ddr接口参考电流的实现方法 |
| CN109768834A (zh) * | 2018-12-29 | 2019-05-17 | 武汉大学 | 一种多路高速光接收机混合集成的串扰抑制方法 |
| CN110518005A (zh) * | 2019-07-19 | 2019-11-29 | 上海交通大学 | 光模数转换芯片的级联调制器与射频集成电路异构封装 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9530739B2 (en) * | 2014-12-15 | 2016-12-27 | Qualcomm Incorporated | Package on package (PoP) device comprising a high performance inter package connection |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN2746715Y (zh) * | 2004-09-29 | 2005-12-14 | 华为技术有限公司 | 一种印制电路板 |
| CN101083256A (zh) * | 2006-06-02 | 2007-12-05 | 株式会社瑞萨科技 | 半导体器件 |
| CN101453828A (zh) * | 2007-12-07 | 2009-06-10 | 三星电机株式会社 | 电磁带隙结构与印刷电路板 |
| CN101990361A (zh) * | 2009-07-29 | 2011-03-23 | 三星电机株式会社 | 印刷电路板及电子应用 |
| WO2011058702A1 (ja) * | 2009-11-10 | 2011-05-19 | 日本電気株式会社 | 電子装置及びノイズ抑制方法 |
-
2011
- 2011-06-27 CN CN201110175505.8A patent/CN102856304B/zh not_active Expired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN2746715Y (zh) * | 2004-09-29 | 2005-12-14 | 华为技术有限公司 | 一种印制电路板 |
| CN101083256A (zh) * | 2006-06-02 | 2007-12-05 | 株式会社瑞萨科技 | 半导体器件 |
| CN101453828A (zh) * | 2007-12-07 | 2009-06-10 | 三星电机株式会社 | 电磁带隙结构与印刷电路板 |
| CN101990361A (zh) * | 2009-07-29 | 2011-03-23 | 三星电机株式会社 | 印刷电路板及电子应用 |
| WO2011058702A1 (ja) * | 2009-11-10 | 2011-05-19 | 日本電気株式会社 | 電子装置及びノイズ抑制方法 |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103414316A (zh) * | 2013-08-07 | 2013-11-27 | 华进半导体封装先导技术研发中心有限公司 | 一种带电源噪声隔离的芯片封装结构 |
| CN103414316B (zh) * | 2013-08-07 | 2016-09-28 | 华进半导体封装先导技术研发中心有限公司 | 一种带电源噪声隔离的芯片封装结构 |
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