CN102856282B - 叠层高熔点焊接层及其制造方法以及半导体器件 - Google Patents

叠层高熔点焊接层及其制造方法以及半导体器件 Download PDF

Info

Publication number
CN102856282B
CN102856282B CN201210220419.9A CN201210220419A CN102856282B CN 102856282 B CN102856282 B CN 102856282B CN 201210220419 A CN201210220419 A CN 201210220419A CN 102856282 B CN102856282 B CN 102856282B
Authority
CN
China
Prior art keywords
melting
layer
point metal
point
film layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN201210220419.9A
Other languages
English (en)
Other versions
CN102856282A (zh
Inventor
大塚拓
大塚拓一
奥村启树
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US13/173,122 external-priority patent/US8513806B2/en
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Publication of CN102856282A publication Critical patent/CN102856282A/zh
Application granted granted Critical
Publication of CN102856282B publication Critical patent/CN102856282B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/492—Bases or plates or solder therefor
    • H01L23/4924—Bases or plates or solder therefor characterised by the materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3735—Laminates or multilayers, e.g. direct bond copper ceramic substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/146—Mixed devices
    • H01L2924/1461—MEMS

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Materials Engineering (AREA)
  • Die Bonding (AREA)
  • Laminated Bodies (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明涉及叠层高熔点焊接层及其制造方法以及半导体器件。一种叠层高熔点焊接层包括：叠层结构，其层叠多个三层结构，各个三层结构包括低熔点金属薄膜层以及置于低熔点金属薄膜层的表面和背面表面上的高熔点金属薄膜层；第一高熔点金属层，置于叠层结构的表面上；以及第二高熔点金属层，置于叠层结构的背面表面上。低熔点金属薄膜层和高熔点金属薄膜层通过TLP相互熔成合金，并且叠层结构以及第一高熔点金属层和第二高熔点金属层通过TLP接合相互熔成合金。

Description

叠层高熔点焊接层及其制造方法以及半导体器件
技术领域
本发明涉及一种叠层高熔点焊接层、一种用于这种高熔点焊接层的制造方法、以及一种半导体器件。更具体地，本发明涉及一种通过TLP（瞬间液相）接合制造的叠层高熔点焊接层、一种用于这种高熔点焊接层的制造方法、以及一种半导体器件。
背景技术
当前，在许多研究机构中进行SiC（碳化硅）器件的研究和开发。作为SiC器件的特性，可以提及的是：低导通电阻、高速开关、高温操作等。
传统上，由于可以在当前在半导体功率模块的领域中使用的诸如IGBT（绝缘栅双极型晶体管）的Si器件中操作的温度范围约为150摄氏度，因此即使当使用诸如传统的Sn-Ag合金系统的低熔点焊料时，仍可以进行驱动。
然而，由于SiC器件在理论上可以操作到约400摄氏度，因此如果当使用传统的低熔点焊料时在高温处驱动SiC器件，则当使用低熔点焊料时通过熔合接合部分，出现电极之间的短路、SiC器件和基板之间的层离等，并且随之SiC器件的可靠性被破坏。
因此，不能在高温度处驱动SiC器件，并且不能使用SiC器件的特性。
已公开了关于SiC器件的互连方法以及低热阻封装（例如，参见专利文献1和专利文献2）。在专利文献1和专利文献2中，公开了容纳SiC器件的封装的制造方法，并且对于其他部分或传导表面使用TLP接合技术接合SiC器件。
文献中当前公开的TLP技术是通过使用同时制造的三种或四种传导金属的混合晶体来制造高温熔点接合用于接合SiC器件的技术。由于使用三种或四种金属材料的TLP接合，结果，传导金属的混合晶体的成分是复杂的。
另一方面，已公开了关于包括Sn和/或Pb的化合物焊料物品，其熔点相对低（例如，熔点不超过430摄氏度）（例如，参见专利文献3）。在专利文献3中，较之基本焊料在液相和固相的温度上的差别，焊料合金在液相和固相的温度上的差别较小。
此外，还已公开了关于使用晶片级焊料转移技术的金属MEMS封装的转移（例如，参见非专利文献1）。在非专利文献1中，使用相对薄的Ni-Sn层通过TLP技术接合器件晶片和封装罩。
引用列表
专利文献1：PCT国际公布第WO2006/074165号
专利文献2：美国专利申请公布第2006/0151871号
专利文献3：PCT国际专利申请公布的已公布的日文译文第H04-503480号
非专利文献1：Warren C. Welch, III, Junseok Chae, 和Khalil Najafi,“Transfer of Metal MEMS Package Using a Wager-Level Solder TransferTechnique”, IEEE TRANSACTION ON ADVANCED PACKAGE, VOL, 28, No. 4, 2005年11月,pp. 643-649。
发明内容
技术问题
当前，为了满足无Pb要求，通常使用作为低熔点焊料的Sn-Ag焊料等。然而，如上文所述，因为熔化温度低，最大约为230摄氏度，因此低熔点焊料不能与其中可以进行高温驱动的诸如SiC的器件一起使用。
本发明人发现了一种通过溶解低熔点焊料并且使溶解的低熔点焊料扩散到高熔点焊料中来获得高熔点合金的方法。就是说，本发明人发现了一种高熔点焊接层的制造方法，其特征在于，较之使用仅两种金属材料的TLP接合的基本焊料的液相和固相的温度差异，利用该焊料合金具有液相和固相的温度上的较大差异。高熔点焊接层使用相对厚的焊料，并且熔化温度不小于低熔点金属层的熔化温度。
此外，本发明人发现工艺温度可以应用到低温中并且通过层叠高熔点焊接层可以缩短工艺时间时长。
本发明的目的在于提供一种叠层高熔点焊接层以及一种用于这种叠层高熔点焊接层的制造方法，其可以将工艺温度应用到低温中并且可以缩短工艺时间时长。
此外，本发明的目的在于提供一种叠层高熔点焊接层被应用到的半导体器件。
对问题的解决方案
根据本发明的一个方面，提供了一种叠层高熔点焊接层，其包括：（a）叠层结构，其层叠多个三层结构，各个三层结构包括低熔点金属薄膜层以及置于低熔点金属薄膜层的表面和背面表面上的高熔点金属薄膜层；（b）第一高熔点金属层，置于叠层结构的表面上；以及（c）第二高熔点金属层，置于叠层结构的背面表面上，其中（d）低熔点金属薄膜层和各个高熔点金属薄膜层通过瞬间液相接合相互熔成合金，并且叠层结构以及第一高熔点金属层和第二高熔点金属层通过瞬间液相接合相互熔成合金。
根据本发明的另一方面，提供了一种半导体器件，其包括：（a）绝缘衬底；第一传导金属层，置于绝缘衬底上；（b）第一叠层高熔点焊接层，置于第一传导金属层上；以及（c）半导体器件，置于第一叠层高熔点焊接层上，其中（d）第一叠层高熔点焊接层通过瞬间液相接合形成。
根据本发明的另一方面，提供了一种半导体器件，其包括：（a）绝缘衬底；第二传导金属层，置于绝缘衬底上；（b）第二叠层高熔点焊接层，置于第二传导金属层上；以及（c）基板，置于第二叠层高熔点焊接层上，其中（d）第二叠层高熔点焊接层通过瞬间液相接合形成。
根据本发明的另一方面，提供了一种叠层高熔点焊接层的制造方法，其包括：（a）执行如下元件的平面化：层叠多个三层结构的叠层结构，各个三层结构包括低熔点金属薄膜层以及置于低熔点金属薄膜层的表面和背面表面上的高熔点金属薄膜层；第一高熔点金属层，置于叠层结构的表面上；以及第二高熔点金属层，置于叠层结构的背面表面上；（b）以不小于低熔点金属薄膜层的熔化温度的温度进行退火，使叠层结构扩散到第一高熔点金属层和第二高熔点金属层中，并且随后形成瞬间液相接合；以及（c）使瞬间液相接合冷却，其中（d）高熔点焊接层的熔化温度不小于低熔点金属层的熔化温度。
本发明的有利效果
根据本发明，可以提供一种叠层高熔点焊接层以及一种用于这种叠层高熔点焊接层的制造方法，其可以通过将工艺温度应用到低温中并且缩短工艺时间时长来增加大规模生产量效率。
此外，根据本发明，可以提供叠层高熔点焊接层被应用到的半导体器件。
附图说明
图1A是示出根据实施例的叠层高熔点焊接层的示意性横截面配置图，并且图1B是叠层结构的示意性横截面配置图，该叠层结构层叠多个三层结构，这些三层结构包括低熔点金属薄膜层以及置于低熔点金属薄膜层的表面和背面表面上的高熔点金属薄膜层。
图2是根据实施例的叠层高熔点焊接层被应用到的半导体器件的示意性横截面配置图。
图3是用于说明根据实施例的叠层高熔点焊接层的分层结构的示意性横截面配置图。
图4是图2的绝缘衬底的详细的示意性横截面配置图。
图5是用于说明根据实施例的用于叠层高熔点焊接层的制造方法的一个工艺的示意性横截面配置图（阶段1）。
图6是用于说明根据实施例的用于叠层高熔点焊接层的制造方法的一个工艺的示意性横截面配置图（阶段2）。
图7是用于说明根据实施例的用于叠层高熔点焊接层的制造方法的一个工艺的示意性横截面配置图（阶段3）。
图8是用于说明根据实施例的用于叠层高熔点焊接层的制造方法的一个工艺的示意性横截面配置图（阶段4）。
图9是用于说明根据实施例的用于叠层高熔点焊接层的制造方法的一个工艺的示意性横截面配置图（阶段5）。
图10是示出根据实施例的叠层高熔点焊接层的相变的理论说明图，并且是示出Ag-Sn焊料的二元相变图。
图11是用于说明作为根据实施例的叠层高熔点焊接层被应用到的半导体器件的制造方法的一个工艺的衬底附接工艺的示意性横截面配置图。
图12是示出了用于说明图11中所示的衬底附接工艺的详细工艺的温度和时间段之间的关系的示图。
图13是用于说明作为根据实施例的叠层高熔点焊接层被应用到的半导体器件的制造方法的一个工艺的半导体器件附接工艺的示意性横截面配置图。
图14是示出了用于说明图13中所示的半导体器件附接工艺的详细工艺的温度和时间段之间的关系的示图。
图15是示出在传统的半导体器件（使用基于Pb-Sn的低熔点焊接层）和根据本实施例的半导体器件（使用基于An-Sn的高熔点焊接层）中的、管芯剥离强度的周围温度改变的示图。
图16是示出根据实施例的叠层高熔点焊接层被应用到的半导体器件的模块配置示例的示图。
图17A是示出与实施例相关的叠层高熔点焊接层被应用到的、根据修改示例的半导体器件的示意性鸟瞰图，并且图17B是沿图17A的线I-I截取的示意性横截面配置图。
图18是示出通过使用根据实施例的叠层高熔点焊接层被应用到的半导体器件来组成的三相逆变器电路的示意性电路配置图。
图19是用于应用到根据实施例的叠层高熔点焊接层被应用到的半导体器件的半导体器件的示例，并且是SiC-MOSFET的示意性横截面配置图。
具体实施方式
接下来，将参照附图描述本发明的实施例。在附图的描述中，相同或相似的参考标记附于相同或相似的部分。然而，应当理解，附图是说明性的，并且厚度和平面尺寸之间的关系以及各层厚度的比例不同于实际情况。因此，应考虑以下说明来确定详细的厚度和尺寸。当然，包括也在相互的附图中关系以及相互尺寸的比例不同的部分。
此外，以下示出的实施例例示了用于物化本发明的技术思想的装置和方法；并且本发明的实施例并未将部件部分的材料、形状、结构、设置等指定为如下情况。在权利要求的范围内可以向本发明的技术思想添加各种改变。
[实施例]
（叠层高熔点焊接层的配置）
图1A是示出根据实施例的叠层高熔点焊接层5的示意性横截面配置图，并且图1B是叠层结构80的示意性横截面配置图，该叠层结构80层叠多个三层结构，各个三层结构包括低熔点金属薄膜层81，以及置于低熔点金属薄膜层81的表面和背面表面上的高熔点金属薄膜层82。
如图1A和1B中所示，根据实施例的叠层高熔点焊接层5包括：叠层结构80，其层叠多个三层结构，各个三层结构包括低熔点金属薄膜层81，以及置于低熔点金属薄膜层81的表面和背面表面上的高熔点金属薄膜层82；第一高熔点金属层1a，置于叠层结构80的表面上；以及第二高熔点金属层1b，置于叠层结构80的背面表面上。在叠层结构80中，低熔点金属薄膜层81以及置于低熔点金属薄膜层81的表面和背面表面上的高熔点金属薄膜层82通过瞬间液相接合相互熔成合金。叠层结构80以及第一高熔点金属层1a和第二高熔点金属层1b通过瞬间液相接合相互熔成合金。
在该情况下，例如，优选的是比例d1:d2是约1:1，其中d1是低熔点金属薄膜层81的厚度，而d2是高熔点金属薄膜层82的厚度，低熔点金属薄膜层81和高熔点金属薄膜层82组成叠层结构80。此外，整个叠层结构80的厚度是例如约25 μm。
在该情况下，比例d1:d2是约1:1的原因是接近由后面描述的图10的二元相变图的阴影区域当前绘制的部分的密度设定（其中d1是低熔点金属薄膜层81的厚度，而d2是高熔点金属薄膜层82的厚度）。就是说，在图10中，这是因为，二元相变可以沿（固相+液相）状态和固相状态之间的界面，从作为目标的480度的熔点上升到724摄氏度的部分，变为富含Ag。如果低熔点金属薄膜层81的厚度d1被设置成厚的并且比例d1:d2被简单地设定成2:1（其中d1是低熔点金属薄膜层81的厚度，而d2是高熔点金属薄膜层82的厚度），则难于形成高熔点合金。相反，如果比例d1:d2被设定成1:2，则可以形成高熔点合金。
低熔点金属薄膜层81由例如Sn形成，并且各个高熔点金属薄膜层82由例如Ag形成。由于通过使用真空淀积或溅射技术薄分层Ag层和Sn层，因此可以薄分层整个叠层结构80的厚度。因此，叠层结构80以诸如Ag/Sn/Ag/Sn/Ag…的薄膜作为连续的层而层叠。因此，通过薄分层叠层结构80中包括的每个层，可以缩短利用瞬间液相接合形成时的扩散长度。
结果，对于根据实施例的叠层高熔点焊接层5的熔点值，获得低熔点金属薄膜层81的熔点和高熔点金属薄膜层82的熔点之间的熔点值。替选地，对于根据实施例的叠层高熔点焊接层5的熔点值，获得低熔点金属薄膜层81的熔点和第一高熔点金属层1a和/或第二高熔点金属层1b的熔点之间的熔点值。
除Sn层之外，低熔点金属薄膜层81可以由Sn-Ag共熔焊料层形成。再者，第一高熔点金属层1a和第二高熔点金属层1b由Ag层形成。
替选地，第一高熔点金属层1a可以由Ag层形成，而第二高熔点金属层1b可以由Ni层形成。
如后面描述的图10中所示，Sn-Ag共熔焊料层由96.5±1%的Sn以及3.5±1%的Ag的组分所组成。
用于形成瞬间液相接合的温度不小于250摄氏度并且不大于480摄氏度，并且优选地不小于250摄氏度并且不大于350摄氏度。
再者，叠层高熔点焊接层5可以进一步包括低熔点粘合剂层，用于分别覆盖第一高熔点金属层1a和第二高熔点金属层1b。例如，如图1A中所示，叠层高熔点焊接层5可以包括置于第一高熔点金属层1a的表面（与叠层结构80置于的背面相对的面）上的第一低熔点粘合剂层2a，以及置于第二高熔点金属层1b的背面（与叠层结构80置于的表面相对的面）上的第二低熔点粘合剂层2b。第一低熔点粘合剂层2a和第二低熔点粘合剂层2b中的每个是用于改进可湿性的层。第一低熔点粘合剂层2a和第二低熔点粘合剂层2b由例如Sn层形成。
（半导体器件）
如图2中所示，根据实施例的叠层高熔点焊接层被应用到的半导体器件10的示意性横截面结构包括：绝缘衬底6；第一传导金属层7a，置于绝缘衬底6上；第一叠层高熔点焊接层5a，置于第一传导金属层7a上；以及半导体器件4，置于第一叠层高熔点焊接层5a上。
根据实施例的叠层高熔点焊接层被应用到的半导体器件10的示意性横截面结构可以进一步包括：第二传导金属层7b，置于绝缘衬底6的背面表面上，该背面表面是第一传导金属层7a置于的绝缘衬底6的表面的相对面；第二叠层高熔点焊接层5b，置于第二传导金属层7b的背面表面上，该背面表面是绝缘衬底6置于的第二传导金属层7b的表面的相对面；以及基板8，置于第二叠层高熔点焊接层5b的背面表面上，该背面表面是第二传导金属层7b置于的第二叠层高熔点焊接层5b的表面的相对面。
如图1A和1B中所示，第一叠层高熔点焊接层5a和第二叠层高熔点焊接层5b中的每个包括：叠层结构80，其层叠多个三层结构，各个三层结构分部包括低熔点金属薄膜层81以及置于低熔点金属薄膜层81的表面和背面表面上的高熔点金属薄膜层82；第一高熔点金属层1a，置于叠层结构80的表面上；以及第二高熔点金属层1b，置于叠层结构80的背面表面上。在叠层结构80中，低熔点金属薄膜层81以及置于低熔点金属薄膜层81的表面和背面表面上的高熔点金属薄膜层82通过瞬间液相接合相互熔成合金。再者，叠层结构80以及第一高熔点金属层1a和第二高熔点金属层1b通过瞬间液相接合相互熔成合金。
根据实施例的叠层高熔点焊接层被应用到的半导体器件10可以简单地包括：绝缘衬底6；第二传导金属层7b，置于绝缘衬底6上；第二叠层高熔点焊接层5b，置于第二传导金属层7b上；以及基板8，置于第二叠层高熔点焊接层5b上。在该情况下，第二叠层高熔点焊接层5b通过瞬间液相接合形成。
使用通过瞬间液相接合技术形成的第一叠层高熔点焊接层5a以便接合第一传导金属层7a和半导体器件4。使用通过瞬间液相接合技术形成的第二叠层高熔点焊接层5b以便接合第二传导金属层7b和基板8。
瞬间液相技术的叠层高熔点焊接层的形成序列包括如下两个步骤。作为第一步骤，经由第二叠层高熔点焊接层5b接合第二传导金属层7b和基板8。接着，作为第二步骤，经由第一叠层高熔点焊接层5a接合第一传导金属层7a和半导体器件4。由于基板8的热容量大于半导体器件4的热容量，因此作为第一步骤，通过接合第二传导金属层7b和基板8预先执行需要相当长时间的接合，并且随后，作为第二步骤，短时间地接合第一传导金属层7a和半导体器件4。因此，可以热保护半导体器件4。
有效的是，选择绝缘衬底6的热膨胀系数附近的材料，例如，由如下组分组成的材料：铜和钼（CuMo）、铜和钨（CuW）、碳化铝硅（AlSiC）、或者具有适应的热膨胀范围的其他金属基质复合物，作为基板8的材料。这是因为，通过选择绝缘衬底6的热膨胀系数附近的材料作为基板8的材料，可以抑制伴随绝缘衬底6和基板8之间的热膨胀系数差异而来的弯曲并且可以改进半导体器件4的可靠性。
在接合到第二叠层高熔点焊接层5b的基板8的表面上，可以执行例如具有约2 μm至15 μm的厚度的镍镀覆等，以便改进基板8和第二叠层高熔点焊接层5b之间的可湿性。
夹在第一传导金属层7a和第二传导金属层7b之间的绝缘衬底6可以由例如氧化铝（Al2O3）、氮化铝（AlN）或氮化硅（Si3N4）等形成。
如图3中所示，第一叠层高熔点焊接层5a和第二叠层高熔点焊接层5b可以包括：第三低熔点粘合剂层2C，置于第一高熔点金属层1a的、与置于第一高熔点金属层1a的表面上的第一低熔点粘合剂层2a相对的背面上；以及第四低熔点粘合剂层2d，置于第一高熔点金属层1a的、与置于第二高熔点金属层1b的背面上的第二低熔点粘合剂层2b相对的表面上。
如同第一低熔点粘合剂层2a和第二低熔点粘合剂层2b，第三低熔点粘合剂层2c和第四低熔点粘合剂层2d由例如Sn层形成。
结果，如同图1A和1B中所示的示例，叠层结构80、第一叠层高熔点金属层1a以及第二叠层高熔点金属层1b通过瞬间液相接合相互熔成合金。
第一低熔点粘合剂层2a、第二低熔点粘合剂层2b、第三低熔点粘合剂层2c和第四低熔点粘合剂层2d由镀覆的Sn层形成，其厚度例如约为0.5 μm至约1.5 μm。
如图4中所示，第一阻挡金属层22a、第二阻挡金属层22b等也可以在绝缘衬底6上形成以便改进与第一传导金属层7a和第二传导金属层7b的可湿性并且阻挡焊料。第一阻挡金属层22a和第二阻挡金属层22b有效地由例如Ni镀覆层或Ti层形成。
第一传导金属层7a和第二传导金属层7b中的每个可以由铝（Al）、铜（Cu）或者可以流过适当量的电流值的其他传导金属形成。第一传导金属层7a和第二传导金属层7b具有例如约0.1 μm至约0.5 μm的厚度。
（叠层高熔点焊接层的制造方法）
如图5至图9中所示呈现了用于说明根据实施例的用于叠层高熔点焊接层的制造方法的一个工艺的示意性横截面结构。再者，如图10中所示呈现了应用于根据实施例的叠层高熔点焊接层的基于Ag-Sn的焊料的二元相变图。
如图5至图9中所示，根据实施例的用于叠层高熔点焊接层的制造方法包括：执行如下元件的平面化：叠层多个三层结构的叠层结构80，其中各个三层结构包括低熔点金属薄膜层81以及置于低熔点金属薄膜层81的表面和背面表面上的高熔点金属薄膜层82、置于叠层结构80的表面上的第一高熔点金属层12a、和置于叠层结构80的背面表面上的第二高熔点金属层12b；以不小于低熔点金属薄膜层81的熔化温度的温度进行退火，并且使低熔点金属薄膜层81扩散到高熔点金属薄膜层82中，并且使叠层结构80扩散到第一高熔点金属层12a和第二高熔点金属层12b的合金中，来形成瞬间液相接合；以及使瞬间液相接合冷却。结果，可以获得熔化温度不小于低熔点金属薄膜层81的熔化温度的叠层高熔点焊接层5。
低熔点金属薄膜层81由Sn层或Sn-Ag共熔焊料层形成，并且高熔点金属薄膜层82、第一高熔点金属层12a和第二高熔点金属层12b由Ag层形成。
替选地，有效的是，低熔点金属薄膜层81由Sn层或Sn-Ag共熔焊料层形成；高熔点金属薄膜层82和第一高熔点金属层12a由Ag层形成；并且第二高熔点金属层12b由Ni层形成。
Sn-Ag共熔焊料层由96.5±1%的Sn以及3.5±1%的Ag的组分所组成。
用于形成瞬间液相接合的温度不小于250摄氏度并且不大于480摄氏度，并且优选地不小于250摄氏度并且不大于350摄氏度。在该情况下，在不小于约250摄氏度并且不大于约350摄氏度处使用低温工艺的原因如下。例如，如图2中所示，当执行模块的组装工艺时，将热施加到具有各种热膨胀系数的材料。因此，这是因为，当在尽可能低的温度处执行模块的组装工艺时，模块的翘曲等将变得难于发生。此外，将约350摄氏度设定为最大值的原因在于，由于当使用高温铅焊料（其熔点是300摄氏度至315摄氏度）进行接合时使用约350摄氏度的值，因此在形成模块的情况下也没有问题。
下面，将详细说明根据实施例的用于叠层高熔点焊接层的制造方法。
（a）首先，如图5中所示，具有层形状的叠层高熔点焊接层5被置于绝缘衬底6上的第一传导金属层7a和半导体器件4之间，并且在约250摄氏度的加热温度T处进行退火，从而使叠层结构80的低熔点金属薄膜层81溶解。此外，具有层形状的叠层高熔点焊接层5包括：叠层结构80，其层叠多个三层结构，各个三层结构包括由Sn层组成的低熔点金属薄膜层81以及置于低熔点金属薄膜层81的表面和背面表面上的由Ag组成的高熔点金属薄膜层82；第一高熔点金属层12a，置于叠层结构80的表面上并且由Ag层组成；以及第二高熔点金属层12b，由Ag层组成并且置于叠层结构80的背面表面上。
（b）接着，当退火温度T上升到约350摄氏度时，如图6中所示，Sn的瞬间液相从叠层结构80的低熔点金属薄膜层81朝向高熔点金属薄膜层82和第一高熔点金属层12a开始。同时，Sn的瞬间液相从叠层结构80的低熔点金属薄膜层81朝向高熔点金属薄膜层82和第二高熔点金属层12b开始。
（c）接着，当退火温度T应当约为350摄氏度并且退火时间继续时，如图7中所示，通过从叠层结构80的低熔点金属薄膜层81朝向高熔点金属薄膜层82和第一高熔点金属层12a的Sn的瞬间液相，在叠层结构80和第一高熔点金属层12a之间形成由Ag-Sn合金组成的叠层高熔点焊接层5。相似地，通过从叠层结构80的低熔点金属薄膜层81朝向高熔点金属薄膜层82和第二高熔点金属层12b的Sn的瞬间液相，在叠层结构80和第二高熔点金属层12b之间还形成由Ag-Sn合金组成的叠层高熔点焊接层5。如图7中所示，通过Sn的瞬间液相使叠层结构80、第一高熔点金属层12a和第二高熔点金属层12b中的每个薄层化。
（d）如果退火温度T应约为350摄氏度并且退火时间进一步继续，如图8中所示，叠层结构80消失，厚厚地形成由Ag-Sn合金组成的叠层高熔点焊接层5，并且第一高熔点金属层12a和第二高熔点金属层12b中的每个进一步薄层化。
（e）如果退火温度T应约为350摄氏度并且退火时间进一步继续，如图9中所示，第一高熔点金属层12a和第二高熔点金属层12b中的每个消失，并且在绝缘衬底6上的第一传导金属层7a和半导体器件4之间形成由Ag-Sn合金组成的叠层高熔点焊接层5。
退火温度T的值不大于350摄氏度的原因在于，如图10的基于Ag-Sn的焊料的二元相变图中所示，通过使作为在不大于350摄氏度的低熔点焊料的Sn溶解，并且执行进入作为高熔点焊料的Ag层的固相扩散，可以获得480摄氏度的高熔点合金。
如图10中所示，在不大于350摄氏度处基于Ag-Sn的焊料以不小于Sn浓度的80%溶解，从而可以获得480摄氏度的高熔点固相。
（衬底附接工艺）
作为用于根据实施例的叠层高熔点焊接层被应用到的半导体器件10的制造方法的一个工艺，如图11中所示呈现了用于说明衬底附接工艺的示意性横截面结构。此外，如图12中所示呈现了用于说明图11的衬底附接工艺的细节的时间t和退火温度T之间的关系。
在图11中，叠层结构80具有约25 μm的厚度。第一高熔点金属层1a和第二高熔点金属层1b由例如具有约0.2 μm至约1 μm的厚度的Ag层形成。第一低熔点粘合剂层2a和第二低熔点粘合剂层2b由例如具有约1.5 μm的厚度的镀覆Sn层形成。
利用压床机械地按压具有图1A和图1B和图3中所示结构的叠层高熔点焊接层5以便执行平面化。作为此时的机械压力，如果使用例如重量（约500g），则加压在器件上的压力约为2.5×103 Pa。此外，当施加具有高出两个到三个数量级的值（例如诸如约2 MPa）的压力时，通过填充器件和Ag层之间的间隙以及衬底和Ag层之间的间隙，可以实现扩散速度的增加以及工艺时间时长的缩短。就是说，加压的目的在于通过在工艺期间施加压力来填充间隙，以通过压力瓦解氧化物膜，并且还增加扩散速度。
一种用于将工艺时间时长缩短到不大于1小时的方法是，在上述压力的帮助下缩短扩散速度，或者通过层叠多个三层结构来缩短扩散速度，各个三层结构是由高熔点金属薄膜层82（Ag）/低熔点金属薄膜层81（Sn）/高熔点金属薄膜层82（Ag）组成的分层单元。在层叠多个由高熔点金属薄膜层82（Ag）/低熔点金属薄膜层81（Sn）/高熔点金属薄膜层82（Ag）组成的三层结构（各个三层结构是分层单元）的叠层结构中，Sn作为低熔点金属薄膜层81而被层叠。因此，作为整个叠层结构80的Sn的数量与仅层叠一个由高熔点金属薄膜层82（Ag）/低熔点金属薄膜层81（Sn）/高熔点金属薄膜层82（Ag）组成的三层结构（分层单元）的分层结构（即与多个Ag-Sn-Ag组成的分层结构组相反，仅一组Ag-Sn-Ag组成的分层结构）的Sn的数量相同。然而，在层叠多个由高熔点金属薄膜层82（Ag）/低熔点金属薄膜层81（Sn）/高熔点金属薄膜层82（Ag）组成的三层结构（各个三层结构是分层单元）的叠层结构中，每个叠层层中的Sn的溶解数量减少。因此，用于使溶解的Sn完全扩散到Ag的时间段减少。在仅层叠一个由高熔点金属薄膜层82（Ag）/低熔点金属薄膜层81（Sn）/高熔点金属薄膜层82（Ag）组成的三层结构（分层单元）的分层结构中，由于为了使Sn溶解并且扩散到Ag所需的所有Sn在一个层中，因此存在数量多的Sn，并且需要使Sn完全扩散到Ag层的等效时间。在该情况下，由于低熔点金属薄膜层81（Sn）的厚度d1和高熔点金属薄膜层82（Ag）的厚度d2的比例d1:d2被设定为1:1，因此低熔点金属薄膜层81的Sn比Ag熔化得早，高熔点金属薄膜层82的Ag熔化到熔化的Sn中，从而在每个分层单元中形成Ag-Sn合金。Ag-Sn合金还被形成为整个叠层结构80。此外，通过在工艺期间施加压力并且加速Sn的扩散速度可以进一步缩短工艺时间时长。
还可以通过层叠多个三层结构，各个三层结构由高熔点金属薄膜层82（Ag）/低熔点金属薄膜层81（Sn）/高熔点金属薄膜层82（Ag）组成，来减少工艺温度（其值约为350摄氏度）。
如图11中所示，用于根据实施例的叠层高熔点焊接层被应用到的半导体器件10的制造方法的衬底附接工艺在如下配置中执行图12中所示的工艺条件：将由第一传导金属层7a和第二传导金属层7b形成的绝缘衬底6置于回流机20上，并且经由第二叠层高熔点焊接层5b将基板8置于第二传导金属层7b上。
（I）首先，在时间0至时间t1的7分钟内退火温度T从室温RT上升到约250摄氏度。退火温度T被设置为不小于用于形成低熔点金属薄膜层81的金属（Sn）的液相的熔化温度，以便开始使低熔点金属薄膜层81的金属（Sn）熔化到TLP合金中。优选的是施加特定量的压力以便在低温下激活液相。在图11的配置中，由于基板8的重量是重的，因此不执行特别地用于加压的重量加载。
（II）接着，在时间t1至时间t2的4分钟内退火温度T保持在约250摄氏度处。
（III）接着，在时间t2至时间t3的5分钟内退火温度T从约250摄氏度上升到约350摄氏度。退火温度T上升直至获得目标的基于二元的基于Ag-Sn的合金，以便帮助使低熔点金属薄膜层81的金属扩散到TLP合金的结构中。
（IV）接着，在时间t3至时间t4的10分钟内退火温度T保持在约350摄氏度处。在该情况下，时间t3至时间t4的时段可以不小于10分钟并且不大于30分钟。
（V）接着，在时间t4至时间t5的12分钟内，首先，退火温度T在2分钟内以每分钟25摄氏度减少到约300摄氏度并且随后维持2分钟，并且随后重复该操作直至退火温度T达到约200摄氏度，同时减少50摄氏度。在该情况下，第二叠层高熔点焊接层5b的尺寸是大的，并且其热容量也是大的。因此，可以根据该受控冷却工艺执行具有大尺寸的第二高熔点焊接层5b的应力减少。
（VI）接着，在时间t5至时间t6的时段中，执行从约200摄氏度到室温RT的自冷却。
结果，可以获得叠层高熔点焊接层5b。在下文中，将补充关于熔成合金工艺的如下说明。首先，如果一组由Ag-Sn-Ag组成的分层结构被说明为示例以便简化说明，则通过施加2:1的Ag密度和Sn密度可以获得图10中所述的熔点为480摄氏度的合金。即使当使用Ag-Sn焊料时，总和的密度比例在某种程度上变为富含Ag。因此，由于朝向图10移位到左手侧，只要根据二元相变图也是清楚的，可以获得具有480摄氏度的熔点的合金。就是说，低熔点金属薄膜层81的Sn被溶解并且随后扩散到高熔点金属薄膜层82的Ag，从而可以获得Sn密度是75%并且Ag密度是25%的高熔点合金。因此，由于Ag-Sn的焊料熔化，所以Ag密度将不是75%，但是当形成层叠多个由Ag-Sn-Ag组成的分层单元的分层结构时，有必要从一开始将Ag密度和Sn密度之间的关系设置成2:1。低熔点金属薄膜层81的Sn被溶解并且随后扩散到高熔点金属薄膜层82的Ag，从而可以获得Sn密度是75%并且Ag密度是25%的高熔点合金。结果，可以获得叠层高熔点焊接层5a。
（半导体器件附接工艺）
作为用于根据实施例的叠层高熔点焊接层被应用到的半导体器件10的制造方法的一个工艺，如图11中所示呈现了用于说明半导体器件附接工艺的示意性横截面结构。再者，如图14中所示呈现了用于说明图13的半导体器件附接工艺的细节的时间t和退火温度T之间的关系。
在图13中，叠层结构80具有约25 μm的厚度。第一高熔点金属层1a和第二高熔点金属层1b由例如具有约0.2 μm至约1 μm的厚度的Ag层形成。第一低熔点粘合剂层2a和第二低熔点粘合剂层2b由例如具有约0.5 μm的厚度的镀覆Sn层形成。
在半导体器件4的附接工艺中，在TLP接合形成的反应期间，防止半导体器件4的漏电极完全反应这一点是重要的。因此，较之在衬底附接工艺时使用的具有约1.5 μm的厚度的Sn镀覆层，通过形成具有约0.5 μm的厚度的Sn镀覆层，使Sn镀覆层制作为薄的。
在衬底附接工艺之后，用于根据实施例的叠层高熔点焊接层被应用到的半导体器件10的制造方法的半导体器件附接工艺在如下配置中执行图14中所示的工艺条件：安置由基板8、第二叠层高熔点焊接层5b、第二传导金属层7b、绝缘衬底6和第一传导金属层7a组成的分层结构并且经由第一叠层高熔点焊接层5a将半导体器件4置于如图13中所示的回流机20上的第一传导金属层7a上。在图13的配置中，特别地通过将用于加压的重量18置于半导体器件4上来执行重量加载。
（I）首先，在时间0至时间t1的7分钟内退火温度T从室温RT上升到约250摄氏度。退火温度T被设置为不小于用于形成低熔点金属薄膜层81的金属（Sn）的液相的熔化温度，以便开始使低熔点金属薄膜层81的金属（Sn）熔化到TLP合金中。优选的是施加特定量的压力以便在低温下激活液相。
（II）接着，在时间t1至时间t2的4分钟内退火温度T保持在约250摄氏度处。
（III）接着，在时间t2至时间t3的5分钟内退火温度T从约250摄氏度上升到约350摄氏度。退火温度T上升直至获得目标的基于二元的基于Ag-Sn的合金，以便帮助使低熔点金属薄膜层81的金属扩散到TLP合金的结构中。
（IV）接着，在时间t3至时间t4的10分钟内退火温度T保持在约350摄氏度处。在该情况下，时间t3至时间t4的时段可以不小于10分钟并且不大于30分钟。
（V）接着，在时间t4至时间t5的5分钟内退火温度T以每分钟30摄氏度减少到约200摄氏度。在该情况下，第一叠层高熔点焊接层5a的尺寸是大的，并且其热容量也是大的。因此，可以根据该受控冷却工艺执行具有大尺寸的第二叠层高熔点焊接层5b的应力减少。
（VI）接着，在时间t5至时间t6的时段中退火温度T保持在约200摄氏度处。
（VI）接着，在时间t6至时间t7的时段中，执行从约200摄氏度到室温RT的自冷却。
结果，可以获得叠层高熔点焊接层5a。就是说，当形成层叠多个由Ag-Sn-Ag组成的分层单元的分层结构时，从一开始将Ag密度和Sn密度之间的关系设置成2:1，低熔点金属薄膜层81的Sn被溶解并且随后扩散到高熔点金属薄膜层82的Ag，从而可以获得Sn密度是75%并且Ag密度是25%的高熔点合金。结果，可以获得叠层高熔点焊接层5a。
在根据实施例的叠层高熔点焊接层被应用到的半导体器件10中，重要的是，在半导体器件4的附接工艺时，防止半导体器件4的漏电极在TLP接合形成反应中与Sn层完全反应这点保证了电和机械可靠性。
在根据实施例的叠层高熔点焊接层被应用到的半导体器件10中，即使当在300摄氏度以上操作时，仍验证了稳定操作。
（管芯剥离强度）
图15示出了在传统的半导体器件（使用基于Pb-Sn的低熔点焊接层）和根据本实施例的半导体器件（使用基于An-Sn的高熔点焊接层）中的、管芯剥离强度的周围温度改变。
尽管根据传统的半导体器件，管芯剥离强度在高温处显著减少，但是根据本实施例的半导体器件，未观察到明显减少。
（功率模块的配置）
如图16中所示，通过应用根据实施例的叠层高熔点焊接层形成的半导体器件10的模块配置示例包括：基板8；经由第二叠层高熔点焊接层5b和第二传导金属层7b置于基板8上的绝缘衬底6；以及经由第一传导金属层7a和第一叠层高熔点焊接层5a置于绝缘衬底6上的半导体器件4。
如图16中所示置于绝缘衬底6上的第一传导金属层7a被分成三个部分。第一传导金属层7a（G）经由接合线9a连接到半导体器件4的栅电极，并且连接到栅极引线G。第一传导金属层7a（D）经由第一叠层高熔点焊接层5a连接到半导体器件4的漏电极，并且连接到漏极引线D（未示出）。第一传导金属层7a（S）经由接合线9b连接到半导体器件4的源电极，并且连接到源极引线S。
半导体器件10由框架44围绕，并且由密封板46执行中空封闭。利用中空部分48封入氮气、气态氩等。
具有预定功能的半导体模块可以通过如下配置形成：并联安置半导体器件10（例如，并联地安置16片半导体器件10）并且针对并联安置的半导体器件10共同提取各个源电极、各个漏电极和各个栅电极。
（修改示例）
如图17A和17B中所示，根据实施例的叠层高熔点焊接层被应用到的根据修改示例的半导体器件10包括：半导体器件4；第三叠层高熔点焊接层5c，置于半导体器件4上；源极侧焊盘电极40，置于第三叠层高熔点焊接层5c上；第四叠层高熔点焊接层5d，置于第三叠层高熔点焊接层5c置于的表面的相对面的半导体器件4的背面表面上；以及漏极侧焊盘电极42，置于半导体器件4置于的第四叠层高熔点焊接层5d的表面的相对面的第四叠层高熔点焊接层5d的背面表面上。在图17A和17B中所示的半导体器件10中，三个半导体器件4并联连接。
第三叠层高熔点焊接层5c通过TLP接合来接合半导体器件4的源电极和源极侧焊盘电极40，并且第四叠层高熔点焊接层5d通过TLP接合来接合半导体器件4的漏电极和漏极侧焊盘电极42。
由于第三叠层高熔点焊接层5c和第四叠层高熔点焊接层5d的配置和制造方法与根据实施例的第一叠层高熔点焊接层5a或第二叠层高熔点焊接层5b的配置和制造方法相同，因此省略了重复的描述。
根据实施例的叠层高熔点焊接层被应用到的根据修改示例的半导体器件10，通过将具有480摄氏度的热阻的叠层高熔点焊接层直接应用到半导体器件4中并且并联连接半导体器件4，可以实现大的容量，并且通过配置双面冷却结构，在热辐射特性上是出色的。因此，通过将根据实施例的叠层高熔点焊接层应用到半导体功率模块可以制造具有高的电和热效率的半导体功率模块。
如图18中所示，使用根据实施例的叠层高熔点焊接层被应用到的半导体器件10组成的三相逆变器电路的示意性电路配置包括：栅极驱动单元50；功率模块单元42，连接到栅极驱动单元50；以及三相电机单元54。U相、V相和W相的逆变器连接到与三相电机单元54的U相、V相和W相对应的功率模块单元52。
对于功率模块单元52，逆变器配置的SiC-MOSFET Q1和Q2、Q3和Q4以及Q5和Q6连接在电容器C所连接的正端子（+）和负端子（-）之间。此外，二极管D1至D6分别反向并联连接在SiC-MOSFET Q1至Q6的源极和漏极之间。
在SiC-MOSFET Q1至Q6的漏电极中通过TLP接合形成根据实施例的叠层高熔点焊接层5。
此外，当应用图17A和17B中所示的双面冷却结构时，在SiC-MOSFET Q1至Q6的源电极和漏电极中通过TLP接合形成叠层高熔点焊接层5。
如图19中所示，作为应用到根据实施例的半导体器件10的半导体器件4的示例，SiC-MOSFET的示意性横截面结构包括：n-高电阻率衬底26；p基区28，在n-高电阻率衬底26的表面中形成；源极区30，在p基区28的表面中形成；栅极绝缘膜32，置于p基区28之间的n-高电阻率衬底26的表面上；栅电极38，置于栅极绝缘膜32上；源电极34，连接到源极区30；n+漏极区24，置于n-高电阻率衬底26的表面的相对面的背面上；以及漏电极36，连接到n+漏极区24。
如图19中所示，漏电极36经由第一叠层高熔点焊接层5a连接到第一传导金属层7a。第一叠层高熔点焊接层5a通过TLP接合连接到漏电极36。
此外，作为第一叠层高熔点焊接层5a被应用到的半导体器件，不同于SiC-MOSFET，基于GaN的FET等也是适用的。
此外，作为第一叠层高熔点焊接层5a被应用到的半导体器件，可以使用带隙能量是1.1 eV至8 eV的半导体。
根据实施例的叠层高熔点焊接层，由于存在直到480摄氏度的热阻，通过将叠层高熔点焊接层应用到使用SiC、GaN等的功率器件，可以在高温处驱动诸如基于SiC的FET和基于GaN的FET的功率器件。
根据根据实施例的叠层高熔点焊接层，可以使电导率和热导率高于低熔点焊接层。因此，通过将根据实施例的叠层高熔点焊接层应用到半导体功率模块可以制造具有高的电和热效率的半导体功率模块。
根据根据实施例的叠层高熔点焊接层，因为电导率变高，可以抑制功率损失，并且功率转换效率可以增加。
再者，由于热导率变高，热耗散可以变得容易，可以实现诸如散热器的重量节约，半导体器件的热散逸的控制，高频特性和功耗效率的改进的性能，并且作为结果可以增加功率转换效率。
根据根据实施例的叠层高熔点焊接层，以及用于这种叠层高熔点焊接层的制造方法，由于可以根据低温加工形成高熔点的TLP接合，因此在形成叠层高熔点焊接层时对半导体器件及其元件的破坏可以减少。
根据实施例，可以提供一种叠层高熔点焊接层和一种用于这种叠层高熔点焊接层的制造方法，其可以通过将工艺温度应用到低温中并且缩短工艺时间时长来增加大规模生产量效率。
再者，根据实施例，可以提供叠层高熔点焊接层被应用到的半导体器件。
[其他实施例]
尽管根据前述实施例及其修改示例描述了本发明，但是应理解，配置本公开的部分的描述和附图并非旨在限制本发明。本公开使得多种替选实施例、工作示例和操作技术对于本领域技术人员是清楚的。
因此，本发明涵盖多种实施例，不论其是否被描述。
工业适用性
本发明的叠层高熔点焊接层被应用到的半导体器件适用于全体功率器件，诸如用于混合动力车辆，极端环境电子装置，国防和空间电子装置的功率半导体模块和智能功率模块：体积受限、高功率密度、穿越能力（ride-through capability）和低冷却系统余量，分送能量：高功率密度和低冷却系统余量的领域。

Claims (19)

1.一种叠层高熔点焊接层，包括：
叠层结构，其层叠多个三层结构，各个三层结构包括低熔点金属薄膜层以及置于所述低熔点金属薄膜层的表面和背面表面上的高熔点金属薄膜层，其中所述多个三层结构中的所述低熔点金属薄膜层的厚度与所述高熔点金属薄膜层的厚度的比率被设定为不大于1:1；
第一高熔点金属层，置于所述叠层结构的表面上；以及
第二高熔点金属层，置于所述叠层结构的背面表面上，其中
所述低熔点金属薄膜层和所述高熔点金属薄膜层通过瞬间液相接合相互熔成合金，并且所述叠层结构以及所述第一高熔点金属层和所述第二高熔点金属层通过瞬间液相接合相互熔成合金。
2.根据权利要求1所述的叠层高熔点焊接层，其中
所述低熔点金属薄膜层由Sn层和Sn-Ag共熔焊料层组成的组中的一个形成，以及
所述高熔点金属薄膜层、所述第一高熔点金属层和所述第二高熔点金属层由Ag层形成。
3.根据权利要求1所述的叠层高熔点焊接层，其中
所述低熔点金属薄膜层由Sn层和Sn-Ag共熔焊料层组成的组中的一个形成，以及
所述高熔点金属薄膜层和所述第一高熔点金属层由Ag层形成，并且所述第二高熔点金属层由Ni层形成。
4.根据权利要求2所述的叠层高熔点焊接层，其中所述Sn-Ag共熔焊料层由96.5±1%的Sn以及3.5±1%的Ag的组分所组成。
5.根据权利要求1所述的叠层高熔点焊接层，其中用于形成瞬间液相接合的温度不小于250摄氏度并且不大于350摄氏度。
6.根据权利要求1所述的叠层高熔点焊接层，进一步包括低熔点粘合剂层，用于覆盖所述第一高熔点金属层和所述第二高熔点金属层两者。
7.根据权利要求6所述的叠层高熔点焊接层，其中所述低熔点粘合剂层由Sn层形成。
8.一种半导体器件，包括：
绝缘衬底；
第一传导金属层，置于所述绝缘衬底上；
第一叠层高熔点焊接层，置于所述第一传导金属层上；以及
半导体器件，置于所述第一叠层高熔点焊接层上，其中
所述第一叠层高熔点焊接层通过瞬间液相接合形成,
其中所述第一叠层高熔点焊接层包括：叠层结构，其层叠多个三层结构，各个三层结构包括低熔点金属薄膜层以及置于所述低熔点金属薄膜层的表面和背面表面上的高熔点金属薄膜层；第一高熔点金属层，置于所述叠层结构的表面上；以及第二高熔点金属层，置于所述叠层结构的背面表面上，并且其中所述多个三层结构中的所述低熔点金属薄膜层的厚度与所述高熔点金属薄膜层的厚度的比率被设定为不大于1:1，
所述低熔点金属薄膜层和所述高熔点金属薄膜层通过瞬间液相接合相互熔成合金，以及
所述叠层结构，以及
所述第一高熔点金属层和所述第二高熔点金属层通过瞬间液相接合相互熔成合金。
9.根据权利要求8所述的半导体器件，其中对于所述半导体器件使用带隙能量为1.1eV至8 eV的半导体。
10.根据权利要求8所述的半导体器件，进一步包括：
第二传导金属层，置于所述第一传导金属层置于的所述绝缘衬底的表面的相对面的所述绝缘衬底的背面表面上；
第二叠层高熔点焊接层，置于所述绝缘衬底置于的所述第二传导金属层的表面的相对面的所述第二传导金属层的背面表面上；以及
基板，置于所述第二传导金属层置于的所述第二叠层高熔点焊接层的表面的相对面的所述第二叠层高熔点焊接层的背面表面上，其中
所述第二叠层高熔点焊接层由瞬间液相接合形成。
11.根据权利要求10所述的半导体器件，其中
所述第二叠层高熔点焊接层包括：叠层结构，其层叠多个三层结构，各个三层结构包括低熔点金属薄膜层以及置于所述低熔点金属薄膜层的表面和背面表面上的高熔点金属薄膜层；第一高熔点金属层，置于所述叠层结构的表面上；以及第二高熔点金属层，置于所述叠层结构的背面表面上，
所述低熔点金属薄膜层和所述高熔点金属薄膜层通过瞬间液相接合相互熔成合金，以及
所述叠层结构以及所述第一高熔点金属层和所述第二高熔点金属层通过瞬间液相接合相互熔成合金。
12.一种半导体器件，包括：
绝缘衬底；
第二传导金属层，置于所述绝缘衬底上；
第二叠层高熔点焊接层，置于所述第二传导金属层上；以及
基板，置于所述第二叠层高熔点焊接层上，其中
所述第二叠层高熔点焊接层通过瞬间液相接合形成,
其中
所述第二叠层高熔点焊接层包括：叠层结构，其层叠多个三层结构，各个三层结构包括低熔点金属薄膜层以及置于所述低熔点金属薄膜层的表面和背面表面上的高熔点金属薄膜层；第一高熔点金属层，置于所述叠层结构的表面上；以及第二高熔点金属层，置于所述叠层结构的背面表面上，其中所述多个三层结构中的所述低熔点金属薄膜层的厚度与所述高熔点金属薄膜层的厚度的比率被设定为不大于1:1，
所述低熔点金属薄膜层和所述高熔点金属薄膜层通过瞬间液相接合相互熔成合金，以及
所述叠层结构，以及所述第一高熔点金属层和所述第二高熔点金属层通过瞬间液相接合相互熔成合金。
13.根据权利要求12所述的半导体器件，进一步包括阻挡金属层，其上方地和下方地置于所述绝缘衬底上。
14.根据权利要求13所述的半导体器件，其中所述阻挡金属层包括Ni层。
15.一种叠层高熔点焊接层的制造方法，包括：
执行如下元件的平面化：层叠多个三层结构的叠层结构，各个三层结构包括低熔点金属薄膜层以及置于所述低熔点金属薄膜层的表面和背面表面上的高熔点金属薄膜层；第一高熔点金属层，置于所述叠层结构的表面上；以及第二高熔点金属层，置于所述叠层结构的背面表面上，其中所述多个三层结构中的所述低熔点金属薄膜层的厚度与所述高熔点金属薄膜层的厚度的比率被设定为不大于1:1；
以不小于所述低熔点金属薄膜层的熔化温度的温度进行退火，使所述叠层结构扩散到所述第一高熔点金属层和所述第二高熔点金属层中，并且随后形成瞬间液相接合；以及
使所述瞬间液相接合冷却，其中
所述高熔点金属薄膜层的熔化温度不小于所述低熔点金属薄膜层的熔化温度。
16.根据权利要求15所述的叠层高熔点焊接层的制造方法，其中
所述低熔点金属薄膜层由Sn层和Sn-Ag共熔焊料层组成的组中的一个形成，以及
所述高熔点金属薄膜层、所述第一高熔点金属层和所述第二高熔点金属层由Ag层形成。
17.根据权利要求15所述的叠层高熔点焊接层的制造方法，其中
所述低熔点金属薄膜层由Sn层和Sn-Ag共熔焊料层组成的组中的一个形成，
所述高熔点金属薄膜层和所述第一高熔点金属层由Ag层形成，以及
所述第二高熔点金属层由Ni层形成。
18.根据权利要求16所述的叠层高熔点焊接层的制造方法，其中所述Sn-Ag共熔焊料层由96.5%的Sn以及3.5%的Ag的组分所组成。
19.根据权利要求15所述的叠层高熔点焊接层的制造方法，其中用于形成所述瞬间液相接合的温度不小于250摄氏度并且不大于350摄氏度。
CN201210220419.9A 2011-06-30 2012-06-29 叠层高熔点焊接层及其制造方法以及半导体器件 Expired - Fee Related CN102856282B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US13/173,122 US8513806B2 (en) 2011-06-30 2011-06-30 Laminated high melting point soldering layer formed by TLP bonding and fabrication method for the same, and semiconductor device
US13/173122 2011-06-30
JP2011-172912 2011-08-08
JP2011172912A JP6041469B2 (ja) 2011-06-30 2011-08-08 高融点半田層の形成方法

Publications (2)

Publication Number Publication Date
CN102856282A CN102856282A (zh) 2013-01-02
CN102856282B true CN102856282B (zh) 2017-09-19

Family

ID=46395492

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210220419.9A Expired - Fee Related CN102856282B (zh) 2011-06-30 2012-06-29 叠层高熔点焊接层及其制造方法以及半导体器件

Country Status (2)

Country Link
EP (1) EP2541593B1 (zh)
CN (1) CN102856282B (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI492429B (zh) * 2013-04-10 2015-07-11 中國鋼鐵股份有限公司 多層熱電模組與其製造方法
TWI661494B (zh) * 2014-07-31 2019-06-01 美商西凱渥資訊處理科技公司 多層暫態液相接合
US10727193B2 (en) * 2015-04-28 2020-07-28 Ormet Circuits, Inc. Sintering pastes with high metal loading for semiconductor die attach applications
CN106696387A (zh) * 2016-11-24 2017-05-24 苏州华意铭铄激光科技有限公司 一种可回收耐用复合金属制品
CN107591338A (zh) * 2017-08-11 2018-01-16 苏州孚尔唯系统集成有限公司 一种基于tlp扩散连接的电子封装方法
CN110783445B (zh) * 2019-10-17 2021-08-31 中国科学院上海硅酸盐研究所 一种分段热电器件连接用焊片及其制备方法
CN113013044A (zh) * 2021-02-20 2021-06-22 山东云海国创云计算装备产业创新中心有限公司 一种芯片封装方法和芯片封装结构

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3303227B2 (ja) * 1996-06-13 2002-07-15 日本航空電子工業株式会社 ＡｕＳｎ多層ハンダ
US5881945A (en) * 1997-04-30 1999-03-16 International Business Machines Corporation Multi-layer solder seal band for semiconductor substrates and process
US6342442B1 (en) * 1998-11-20 2002-01-29 Agere Systems Guardian Corp. Kinetically controlled solder bonding
US6902098B2 (en) * 2001-04-23 2005-06-07 Shipley Company, L.L.C. Solder pads and method of making a solder pad
TWI348748B (en) * 2003-10-07 2011-09-11 Rohm Co Ltd Semiconductor device and method of fabricating the same
US7390735B2 (en) 2005-01-07 2008-06-24 Teledyne Licensing, Llc High temperature, stable SiC device interconnects and packages having low thermal resistance
US20090004500A1 (en) * 2007-06-26 2009-01-01 Daewoong Suh Multilayer preform for fast transient liquid phase bonding
JP2009039769A (ja) * 2007-08-10 2009-02-26 Hitachi Metals Ltd 接合シート

Also Published As

Publication number Publication date
CN102856282A (zh) 2013-01-02
EP2541593A2 (en) 2013-01-02
EP2541593A3 (en) 2018-01-17
EP2541593B1 (en) 2019-04-17

Similar Documents

Publication Publication Date Title
JP6041469B2 (ja) 高融点半田層の形成方法
CN102856282B (zh) 叠层高熔点焊接层及其制造方法以及半导体器件
US8592986B2 (en) High melting point soldering layer alloyed by transient liquid phase and fabrication method for the same, and semiconductor device
KR102208961B1 (ko) 반도체소자 패키지 및 그 제조방법
US9673163B2 (en) Semiconductor device with flip chip structure and fabrication method of the semiconductor device
Bai et al. High-temperature operation of SiC power devices by low-temperature sintered silver die-attachment
JP2018140929A (ja) 銅／セラミックス接合体、絶縁回路基板、及び、銅／セラミックス接合体の製造方法、絶縁回路基板の製造方法
JP5602763B2 (ja) 電気複合構成部材または電子複合構成部材、および、電気複合構成部材または電子複合構成部材の製造方法
WO2018159590A1 (ja) 銅／セラミックス接合体、絶縁回路基板、及び、銅／セラミックス接合体の製造方法、絶縁回路基板の製造方法
CN101764121B (zh) 层间绝缘叠层复合材料及其制备方法
TW200829361A (en) Connecting material, method for manufacturing connecting material, and semiconductor device
JP2013016525A (ja) パワー半導体モジュールおよびその製造方法
CN114823364B (zh) 一种气密封装方法
JP2014053403A (ja) パワーモジュール半導体装置
JP2017157600A (ja) 接合体の製造方法、ヒートシンク付パワーモジュール用基板の製造方法、接合体及びヒートシンク付パワーモジュール用基板
CN107863332A (zh) 电子器件、电子模块及其制造方法
JP6721329B2 (ja) パワー半導体装置およびその製造方法
JP2014032985A (ja) 半導体装置およびその製造方法
JP6006966B2 (ja) 半導体装置およびその製造方法
Ang et al. Packaging of high-temperature power semiconductor modules
Lee et al. Transient Liquid Phase Diffusion Bonding Technology for Power Semiconductor Packaging
JP2017183360A (ja) ヒートシンク付パワーモジュール用基板の製造方法
Rowden et al. High temperature SiC power module packaging
TWI555125B (zh) 功率模組封裝體的製造方法
WO2021145250A1 (ja) 半導体装置および電力変換装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20170919

Termination date: 20190629

CF01 Termination of patent right due to non-payment of annual fee