CN102844985A - 可扩展n通道数字脉冲宽度/脉冲频率调制器 - Google Patents

Abstract

多通道数字脉冲宽度调制器/数字脉冲频率调制器使用由多个通道共享的单个环形振荡器。所述环形振荡器具有分接头，所述分接头用于所产生的PWM信号的最低有效位(LSB)精度。所述环形振荡器还产生环形时钟，用于同步在所述通道中的逻辑。由于在所述通道中的逻辑被所述环形时钟同步，所述通道可以每一个均独立地产生不同频率PWM(或者PFM)信号并且仍然共享相同的环形振荡器。

Description

可扩展N通道数字脉冲宽度/脉冲频率调制器

相关申请的交叉引用

本申请要求Zdravko Lukic等人于2010年2月18日递交的题为“可扩展N通道数字脉冲宽度/脉冲频率调制器(EXTENDABLEN-CHANNEL DIGITAL PULSE-WIDTH/PULSE-FREQUENCYMODULATOR)”的美国专利申请No.12/707,895的优先权，将其全部内容一并在此作为参考。

技术领域

本发明涉及数字脉冲宽度调制器(DPWM)和数字脉冲频率调制器(DPFM)。

背景技术

数字脉冲宽度调制器是产生脉冲宽度调节(PWM)信号的电路。数字脉冲频率调制器是产生脉冲频率调节(PFM)信号的电路。对于PWM信号，所述脉冲的宽度以恒定的频率变化。对于PFM信号，以变化的频率发送固定持续时间的脉冲。PWM和PFM信号都用于产生直流功率输出电压。

所述PWM和PFM信号用于控制外部开关以便将电源电压和接地输入至外部LC电路，所述LC电路包括电感器和输出电容器。所述PWM(或者PFM)信号占空比越大(时间部分为高)，所述直流输出电压就越大。

典型地将所述PWM(或者PFM)信号馈送至外部空载时间电路，所述外部空载时间电路产生用于高边开关的高边(HS)PWM(或者PFM)信号和用于低边开关的低边(LS)PWM(或者PFM)信号。所述外部空载时间电路可以在既不是所述高边也不是所述低边PWM(或者PFM)信号为高的地方插入空载时间，以便防止所述高边和所述低边开关同时接通。

发明内容

一种多通道数字脉冲宽度调制器/数字脉冲频率调制器使用单个环形振荡器，所述振荡器由多个通道共享。所述环形振荡器具有分接头(tap)，用于已产生的PWM信号的最低有效位(LSB)精度。所述环形振荡器还产生环形时钟，所述环形时钟用于同步所述通道中的逻辑。由于通过所述环形时钟同步所述通道中的逻辑，所述通道均可以独立地产生不同频率的PWM和PFM信号，并且仍然共享相同的环形振荡器。

共享环形振荡器大大减小了所述多通道DPWM/DPFM的功率消耗。通过在所述环形振荡器的分接头的上升沿和下降沿上触发通道中的逻辑可以进一步减小功率消耗。通过在所述上升沿和下降沿上进行触发，在所述环形振荡器中延迟单元的数量(以及因此所述环形振荡器的功率消耗)可以减半。

在所述通道内产生所述高边和低边PWM和PFM信号，所述信号具有可独立选择的空载时间，从而不需要外部空载时间电路。

所述通道共享逻辑，诸如计数器和有限状态机(FSM)逻辑，用于所述脉冲宽度调制信号和脉冲频率调制信号的产生。

本发明可用在各种需要数字控制的高分辨率脉冲宽度或者脉冲频率调制信号的应用中，可以对所述信号的开关频率和相位关系数字地编程。这种应用包括但不限于调节开关模式电源工作的数字控制器电路。

附图说明

图1A-1B示出了具有环形振荡器的可缩放(scalable)N通道数字脉冲宽度/脉冲频率调制器的结构示例。

图2A示出了在PWM模式下产生的示范输出脉冲宽度调制波形。

图2B示出了示范DPWM有限状态机(FSM)的状态图。

图3示出了用于设置所述高边PWM信号的时序波形序列(timingwaveform sequence)。

图4示出了示范异步脉冲逻辑的方框图，所述异步脉冲逻辑用于为每一个调制器通道产生高边和低边开关信号。

图5示出了高边SR锁存器的方框图。

图6示出了低边SR锁存器的方框图。

图7示出了用于复位所述高边PWM信号的时序波形序列。

图8示出了用于置位所述低边PWM信号的时序波形序列。

图9示出了用于复位所述低边PWM信号的时序波形序列。

图10示出了用于调制器通道之间开关信号的一次性同步的时序波形(timing waveform)。

图11示出了脉冲频率调制(PFM)有限状态机(FSM)的方框图。

图12示出了用于PFM操作模式的时序波形。

具体实施方式

图1示出了多通道数字脉冲宽度调制器/数字脉冲频率调制器100。多个通道102a、102b和102c产生多个PWM(或者PFM)信号。

单个环形振荡器104由所述多个通道102a、102b和102c共享，所述环形振荡器104用于同步所述多个通道102a、102b和102c。所述单个环形振荡器104具有分接头t₀-t₇，所述分接头用于为由所述多个通道102a、102b和102c产生的所述PWM信号提供最低有效位(LSB)分辨率。

所述环形振荡器104使用在线路108上的环形时钟同步所述多个通道。所述环形振荡器分接头t₀-t₇接入复用器(multiplexer)110，所述复用器为脉冲逻辑112选择信号。可以选择在来自所述复用器110的已选择信号的上升沿或者下降沿上触发所述脉冲逻辑112。

所述多个通道102a、102b和102c产生高边和低边PWM(或者PFM)信号，而不是使用外部空载时间电路。所述多个通道102a、102b和102c产生所述高边和低边信号，使得当所述高边和所述低边PWM(或者PFM)信号均不为高时存在空载时间，以便防止高边和低边开关同时接通。在所述通道中产生所述高边和低边PWM(或者PFM)信号阻止了对于外部空载时间电路的需要。

可以独立地选择在所述高边PWM(或者PFM)信号的上升沿和下降沿处的空载时间，这是有利的，因为所述高边和低边开关具有不同的工作特性。

每一个通道均具有逻辑，诸如计数器114、时钟发生器126和DPWM FSM 116，用于脉冲宽度调制信号的产生和脉冲频率调制信号的产生。

所述多个通道检查脉冲频率调制信号是否具有太高或者太低的频率。如果所述频率太高或者太低，可以改变所述PFM信号的频率和脉冲宽度。如果所述PFM信号的频率在音频范围内太低，可以提高音频符尾(audio flag)并且增加所述频率以便防止音频杂声(hum)。所述通道还检查空载区，以便保证所述脉冲频率调制信号不具有太高的频率。

图1的设计是可扩展N通道高分辨率数字脉冲宽度/脉冲频率调制器100。按照需要，所述设计与附加的或者更少的通道是兼容的。对于其N个通道的每一个，所述调制器具有两个明显不同的工作模式：脉冲宽度模式和脉冲频率模式。可以在工作期间外部选择并且“不工作(on thefly)”时改变所需的工作模式。

在所述脉冲宽度模式下，所述调制器100可用于产生每个通道两个高分辨率非重叠脉冲宽度调制信号。当两个信号都关断时，非重叠时间周期(time period)的持续时间是数字可编程的。结果，所述新的调制器100消除了对N个外部空载时间电路的需要。所有脉冲宽度调制信号的开关频率都是外部可调节的。可以从很宽的频率范围以非常精细的步长(fine step)选择其数值并且对于每一个通道都是独立地选择。

在所述脉冲频率模式下，所述输出信号的频率受控于外部数字输入。所述脉冲接通时间(on-time)也是高分辨率可调节的。，所述调制器100检测并且标记所述输出信号的频率何时落在所述音频范围中。结果，可以阻止不期望的音频噪声的产生。在相同的模式下，在两个连续的脉冲频率调制脉冲之间插入可调节时间间隔(“空载区”)。结果，可以保证可达到的最大脉冲频率总是低于为所述脉冲宽度模式指定的频率。这个特征可用于防止所述开关转换器在特定的负载条件下以较低的效率工作。

所述调制器结构将所需硬件资源降至最低并且它是完全可扩展的。利用并联所述通道可以增加或者减少调制器通道的数量(N)。提供了一种在调制器通道之间的简单一次性同步方案，所述方案将噪声交叉耦合效应降至最低。结果，可以在各种实际应用中利用所述调制器100，例如产生在开关模式电源中调节任意数量的开关转换器相位的控制信号。

所述N通道数字脉冲宽度/脉冲频率调制器100的结构如图1所示。为了获得所述调制器的高频率以及高分辨率，利用环形振荡器104作为时钟源。所述环形振荡器104产生所述高频时钟信号ring clk和八个相等的相移变量t₀、t₁、……t₇。为了使硬件复杂性、功率消耗和硅面积降至最低，在所有调制器通道之间共享所述环形振荡器。所述环形振荡器104包括八个相同的延迟单元，具有相同的信号传播延；迟t_pd。凭借匹配实现了所有延迟单元的相等传播延；迟t_pd。

图1所示的调制器产生两个高分辨率脉冲宽度/脉冲频率信号，HSPWM和LS PWM，对于每一个通道均具有可调节的开关频率和分辨率。图1所示的DPWM计数器114的状态通过所述DPWM有限状态机(FSM)116在0与输入counter restart state(计数器重新开始状态)指定的数值之间递增。每次所述计数器114达到数值0，通过所述PWM模式下的DPWM FSM 116将高边PWM信号设置为高。因此，计数器重新开始状态(counter restart state)所选择的数值用于根据以下公式独立地对每一个调制器通道的开关频率编程：

$f_{\mathrm{sw}}=\frac{1}{(\mathrm{counter\; restart\; state}+1)\·T_{\mathrm{ring\; clk}}},---\left(1\right)$

其中，T_ringle c1k是所述环形振荡器时钟周期。

通常需要HS PWM和LS PWM的占空比/脉冲接通时问分辨率小于所述环形振荡器周期T_ringle c1k。对于图1所示的调制器，由所述计数器重新开始状态(counter restart state)的大小限定的所述初始分辨率用只有八个相等的相移时钟信号t₀、t₁、……t₇提高16倍。这通过使用所述时钟信号的两个信号沿来置位/复位调制器输出信号来实现。两个沿的使用使所需的延迟单元的数量以及所述复用器的大小减半，所述复用器执行环形时钟信号之间的所需选择。所述相移时钟信号用单个8/1复用器110分接并且将其馈送给称作异步脉冲逻辑(asynchronous pulse logic)的块112。结合所述DPWM FSM 116，这个块提供不能由所述DPWM计数器114自己实现的附加精度的占空比/脉冲接通时间调节。因此，对于图1所示的每一个调制器通道，等效调制器分辨率按照比特表示为：

N_res＝4+log₂(counter restartstate+1).        (2)

所述异步脉冲逻辑块112还在高边(HS)PWM和低边(LS)PWM信号之间直接产生非重叠周期T_hs和T_ls(书面上被称作“空载时间”)。结果，所述调制器100消除了在开关模式电源应用中所需要的N个外部空载时间电路。为了使硬件资源降至最低，它共享所述8/1复用器来调制HSPWM和LS PWM的三个信号沿。空载时间周期T_hs和T_ls都是精确受控的。它们根据如下公式对于每一个通道独立地由两个输入dead time hs和deadtime ls指定：

T_hs＝dead time hs·t_pd                    (3)

T_ls＝dead time ls·t_pd                    (4)

其中，t_pd是所述延迟单元传播时间。由于所述复用器110置位和复位两个调制器输出信号，两个周期T_hs和T_ls的最小值受限于T_ringle clk。

由于PFM FSM块120的工作，图1所示的调制器100能够为每一个通道提供脉冲频率调制信号。当利用pfm pwm模式选择(pfm pwmmode select)输入启用时，所述PFM FSM块120修改所述DPWM FSM的工作，使得只有当被pfm比较器输出(pfm comparator out)触发时才脉冲输出信号。

图1所示的调制器通道还包括附加块：输入范围逻辑(input rangelogic)122、保持寄存器(hold register)124和时钟发生器(clockgenerator)126。所述输入范围逻辑122限制基于已选择的计数器重新开始状态(counter restart state)施加至所述调制器100的最大占空比数值，而所述保持寄存器(hold register)124在开关周期期间保持所述占空比指令和所述空载时间数值恒定。最后，所述时钟发生器(clock generator)126为管理所述调制器工作的外部块提供时钟信号，所述信号总是与所述调制器通道的开关信号同步。

当选择所述调制器通道在所述脉冲宽度模式(pfm pwm模式选择(pfm pwm mode select)＝0)下工作时，它产生如图2A所示的输出信号。为了提供HS PWM和LS PWM的恒定开关频率并且调制三个信号沿(在图2A上标记为2、3和4)，所述DPWM FSM 116监测所述DPWMcounter 114的状态。基于所述计数器状态、输入占空比数值和已选择的空载时间，然后它适当地调节所述异步脉冲逻辑块的工作，以便置位/复位HS PWM和LS PWM。由于全部四个信号沿一个接一个地连续出现，所述DPWM FSM 116具有四个专用的(dedicated)状态，如图2B所示，以便产生每一个沿。下面将描述调制器通道在每一种状态下的工作。

在如图3中阐释了HS PWM上升沿的产生。所述DPWM计数器在这种模式下被连续地启用。因此，在环形时钟(ring clk)的每一个上升沿上，所述计数器114周期性地递增其状态直至达到计数器重新开始状态(counter restart state)为止。此时，所述计数器将其状态复位回至0并且重复所述计数序列。每一次所述DPWM FSM 116检测到所述0计数器状态，它将所述置位hs(set hs)输出置位成为所述异步脉冲逻辑(asynchronous pulse logic)为高。所述异步脉冲逻辑(asynchronous pulselogic)的电路实施方法如图4所示。它主要由两个边沿触发SR锁存器组成，所述锁存器的电路实施方法如图5和图6所示。所述置位hs(set hs)的上升沿触发图5中的D-双稳态触发器FF3，引起如图3所示的HS PWM的周期性上升沿。在下一个计数器周期中，将置位hs(set hs)复位回至0，以便为下一个开关周期做准备。

在图7中展现了HS PWM下降沿的产生。如图2A所示，在所述上升沿和下降沿之间的时间间隔由所述占空比(duty ratio)d[n]控制。因此，所述DPWM FSM 116监测所述DPWM计数器的状态并且将其与占空比(duty ratio)指令(不包括所述4个最低有效位)的所述最高有效位(MSB)比较。然后，所述三个剩余比特用于控制所述复用器选择比特mux sel，而所述第四比特调节置位沿选择hs(reset edge sel hs)输入，所述输入确定所述时钟的哪个沿用于复位所述HS PWM。

一旦所述计数器状态等于MSB，所述DPWM FSM 116对窗口复位hs(window reset hs)输出进行置位。这个输出接通在所述复用器输出信号路径中的所述与门AND1，如图4所示，而在相同信号路径中的其他门AND3和AND4是关断的。这样，来自所述环形振荡器的已选择相移时钟信号通过所述复用器，并且为了HS PWM馈送HS-SR锁存器的所述指定输入。依赖于所述已选择时钟沿，所述沿受控于复位沿sel hs(reset edgesel hs)，所述相移时钟对负沿触发D-双稳态触发器FF1或者正沿FF2进行置位，如图5所示，引起所述输出双稳态触发器FF3复位所述锁存器状态。结果，与如图7所示的所述输入占空比(duty ratio)数值成比例地产生HS PWM的下降沿。出于保护的目的，在下一个计数器周期中，所述DPWM FSM 116用强制复位hs(forced reset hs)输出自动地复位相同的HS SR锁存器。

在图8中示出了LS PWM的上升沿的产生。根据图2A所述，LS PWM的上升沿被安排出现在所述HS DPWM的下降沿之后。所述DPWM FSM116确定LS PWM的实际置位点作为占空比(duty ratio)数值与空载时间ls(dead time ls)数值的总和。按照类似的方式，如上所述，将这个总和的MSB与所述计数器状态比较。然后所述总和的三个LSB用于控制所述复用器选择输入。最后一个剩余比特选择所述时钟沿的类型，所述沿对图4所示的LS-SR锁存器进行置位，产生LS PWM。

当所述计数器状态与所述总和MSB匹配时，来自DPWM FSM 116的窗口置位ls(window set ls)输出为所述已选择相移时钟信号接通所述信号路径，以便使所述LS-SR锁存器的置位输入通过。依赖于置位沿ls(set edge ls)，如图6所示地对正沿D-双稳态触发器FF1或者负沿D-双稳态触发器FF2进行置位。因此，产生LS PWM的上升沿，如图8所述。出于保护的目的，为了保证总是出现所述上升沿，在随后的自动地置位FF2的开关周期中激活强制置位ls(forced set ls)输出。注意，如果HS PWM出于某些原因仍然为高，通过门AND5禁用所述上升沿产生，如图4所示，保持LS-SR锁存器处在所述复位状态直至HS PWM变低为止。

在图9中阐释了LS PWM下降沿的产生。所述DPWM FSM 116在这个状态下的工作类似于上述用于所述复位HS PWM的情况。现在将所述复位点计算为以下数值的差：

difference＝16·counter restart state-1-dead time hs.    (5)

结果，在HS PWM新的上升沿之前产生LS PWM的下降沿。在两个沿之间的时间间隔与用于空闲时间hs(dead time hs)输入的已选择数值成比例。

在PWM模式下的如图1所示的调制器100需要在调制器通道之间非常简单的相位同步，以相同的频率或者以某些其他频率的倍数切换。只执行一次所述同步。在禁用所述同步之后，由于所述DPWM计数器的周期性工作，所述调制器通道保持同步。

首先，使用禁用pwm通道(disable pwm channel)输入禁用所述调制器通道。结果，将禁用计数器(disable counter)置位为高，引起所述DPWM计数器114以及HS PWM和LS PWM被卡在0处。当禁用pwm通道(disable pwm channel)将其状态变为低时，在接收到开始输入的上升沿之前所述DPWM计数器不会开始所述周期性计数过程。因此，通过发送开始(start)脉冲实现在若干通道之间的同步，所述脉冲具有通道之间的期望相位关系。在图10中阐释了所述过程。由于它通常是所述环形时钟(ring clk)周期的倍数，可以精确地调节所述通道之间的相位关系。

假如所述相位关系需要改变“不工作状态(on the fly)”，重新产生新的开始脉冲并且所述DPWM计数器用所述新的相位关系自动地重新开始。

当逻辑输入pfm pwm模式选择(pfm pwm mode sel)变高时，所述调制器通道进入所述脉冲频率模式。在这种该模式下，只有当被pfm比较器输出(pfm comparator out)触发时，才产生输出HS PWM和LS PWM。结果，获得HS PWM和LS PWM的脉冲频率调制。在PFM模式下，所述占空比(duty ratio)输入用于控制所述已产生的脉冲接通时间。所述空载时间产生也在这种模式下工作，如前所述。

为了避免由于PFM模式能力造成的所述硬件复杂性的显著增加，简单的PFM FSM块120被设计并且添加至每一个调制器通道。这个逻辑块修改所述现有DPWM FSM 116的工作，使得产生所需的HS PWM和LS PWM。在图11中示出了所述PFM FSM状态图。在图12中示出了用于在所述脉冲频率模式下工作的调制器通道的时序图。

当检测到在pfm pwm模式选择(pfm pwm mode sel)中的变化时，离开PFM FSM 120的所述“PWM模式”状态并且进入所述“PFM已检测”状态。在这种状态下，将音频标记置位为0并且产生pfm开始脉冲(pfm startpulse)。所述音频标记用作低输出脉冲频率的指示。基于这个标记，允许外部电路/模块改变所述调制器参数并且避免在所述音频频率范围内工作。

在下面的状态中，“PFM脉冲”，所述PFM FSM 120通过发送开始pfm脉冲(start pfm pulse)启用所述DPWM计数器114。所述DPWM FSM116识别所述计数器动作并且如前所述产生HS PWM和LS PWM。

一旦所述计数器达到其最大值，所述PFM FSM 120进入所述“PFM空载区”状态。因此，所述PFM FSM 120禁用所述DPWM计数器114并且开始内部空载时间计数器(dead counter)。此时，关断HS PWM和LS PWM两者。假如pfm比较器输出(pfm comparator out)立即触发所述PFM FSM 120，则在pfm空载区(pfm dead zone)时间间隔结束之前不产生新的PFM脉冲。这样，保证已产生的脉冲频率比在所述PWM模式下的开关频率低。这个特征可用于防止所述开关转换器在特定的负载条件下以较低的效率工作。基于所述空载时间计数器状态检测这个事件。

最后，当完成所述空载区产生时，所述PFM FSM 120等待pfm比较器输出(pfm comparator out)的下一个上升沿以便产生新的PFM脉冲。这个状态被称作“PFM关断时间”。用所述内部音频计数器监测所述关断时间的持续时间。用由划分环形时钟(ring clk)获得的低频时钟信号对这个计数器进行计时。如果所述关断时间太大，则将所述音频标记置位为高，如图12所示。

出于阐释和描述的目的，已经提供了本发明优选实施例的前面的描述。它不旨在穷举或者将本发明限制在所公开的精确形式。选择并且描述了许多实施例，以便最好地解释本发明的原理及其实际应用，从而使本领域普通技术人员能够理解本发明的各种实施例和适合于特定使用预期的各种修改。其目的是，本发明的范围应当由所述权利要求及其等价定义。

Claims (21)

1.一种电路，包括：

多个通道，所述多个通道的每一个均可选择用于产生脉冲宽度调制信号或者脉冲频率调制信号，所述脉冲宽度调制信号或者脉冲频率调制信号的产生是使用在每一个通道中的共享逻辑产生的。

2.根据权利要求1所述的电路，其中所述共享逻辑包括计数器。

3.根据权利要求1所述的电路，其中单个环形振荡器用于为所述多个通道中的计数器产生环形时钟。

4.根据权利要求1所述的电路，其中所述多个通道检查以便保证任何脉冲频率调制PFM信号不具有太低或者太高的频率。

5.根据权利要求4所述的电路，其中如果所述PFM信号的频率太低或者太高，则调节所述PFM信号的频率和宽度。

6.一种电路，包括：

多个通道，用于选择性地产生脉冲宽度调制PWM信号或者脉冲频率调制PFM信号；以及

所述多个通道共享的单个环形振荡器，所述环形振荡器用于同步所述多个通道，所述单个环形振荡器具有分接头，所述分接头用于为由所述多个通道产生的所述PWM信号提供最低有效位LSB分辨率。

7.根据权利要求6所述的电路，其中所述单个环形振荡器使用环形时钟同步所述多个通道。

8.根据权利要求6所述的电路，其中所述环形振荡器分接头接入为脉冲逻辑选择信号的复用器。

9.根据权利要求8所述的电路，其中所述脉冲逻辑可选择用于在被选信号的上升沿或者下降沿上被触发。

10.根据权利要求6所述的电路，其中所述多个通道产生高边和低边PWM(或者PFM)信号。

11.根据权利要求10所述的电路，其中所述多个通道产生高边和低边PWM(或者PFM)信号，使得当所述高边和所述低边PWM(或者PFM)信号均不为高时存在空载时间，以防止高边和低边开关同时接通。

12.根据权利要求11所述的电路，其中在所述高边PWM(或者PFM)信号的上升沿和下降沿处的空载时间是可独立选择的。

13.根据权利要求6所述的电路，其中所述通道的每一个均具有共享逻辑，所述共享逻辑用于脉冲宽度调制信号产生和脉冲频率调制信号产生。

14.根据权利要求6所述的电路，其中所述多个通道检查以便保证任何脉冲频率调制PFM信号不具有太低或者太高的频率。

15.根据权利要求6所述的电路，其中所述多个通道中每一个的频率都是可独立选择的。

16.一种电路，包括：

多个通道，每一个通道均可选择用于产生高边和低边脉冲宽度调制PWM信号或者高边和低边脉冲频率调制信号，当所述高边和所述低边PWM(或者PFM)信号均不为高时，用空载时间来产生所述高边和低边PWM信号以及高边和低边PFM信号，以防止低边和高边开关同时接通。

17.根据权利要求16所述的电路，其中在所述高边PWM(或者PFM)信号的上升沿和下降沿处的空载时间是可独立选择的。

18.根据权利要求16所述的电路，还包括所述多个通道共享的单个环形振荡器，所述环形振荡器用于同步所述多个通道，所述单个环形振荡器具有分接头，所述分接头用于为由所述多个通道产生的所述PWM信号提供最低有效位LSB分辨率。

19.根据权利要求18所述的电路，其中所述单个环形振荡器使用环形时钟同步所述多个通道。

20.根据权利要求19所述的电路，其中所述环形振荡器分接头接入为脉冲逻辑选择信号的复用器。

21.根据权利要求20所述的电路，其中所述脉冲逻辑可选择用于在所述被选信号的上升沿或者下降沿上被触发。

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