CN102800358A

CN102800358A - 一种半导体存储器件

Info

Publication number: CN102800358A
Application number: CN2011101374234A
Authority: CN
Inventors: 刘明; 许中广; 霍宗亮; 张满红; 谢常青; 龙世兵; 李冬梅
Original assignee: Institute of Microelectronics of CAS
Current assignee: Institute of Microelectronics of CAS
Priority date: 2011-05-25
Filing date: 2011-05-25
Publication date: 2012-11-28
Anticipated expiration: 2031-05-25
Also published as: CN102800358B

Abstract

本发明公开一种半导体存储器件，包括：存储单元；每个所述存储单元包括字线、位线、浮栅存储器件和动态存储电容；所述浮栅存储器件的栅极与一条所述字线相连，源极与另一条所述字线相连，漏极与所述位线相连；所述动态存储电容的一端与所述浮栅存储器件的源极相连，另一端接地。本发明所公开的半导体存储器件，同时具有动态存储器的功耗低，速度快的优点，又能够实现非挥发性的存储。

Description

一种半导体存储器件

技术领域

本发明涉及集成电路技术领域，特别是涉及一种半导体存储器件。

背景技术

目前的半导体存储器市场，以挥发性的动态随机存储器(DRAM)和静态随机存储器(SRAM)及非挥发性的“闪存”存储器(Flash)为代表。动态随机存储器(DRAM)是可以快速读写的存储器件，具有高密度，高速度，价格低廉等优势，一直占有很大的半导体存储器市场。嵌入式动态随机存储器(eDRAM)和其他逻辑电路共同集成在一个芯片内，可以省去大量的缓冲器和I/0压点，从而可以有更高的速度，更小的面积和更低的功耗。由于DRAM核与逻辑电路之间有内建的宽位数据总线，这种大量并行处理能力使嵌入式DRAM可以满足吉位时代的T byte/s数据通量的要求。

目前动态随机存储器的结构主要是一晶体管一电容(1T1C)的动态随机存储器结构。动态随机存储器的存储单元典型地包括两个元件，也就是存储电容器和存取晶体管，构成1T1C的结构。图1是一个传统的动态随机存储器阵列结构，其中100至103是选通晶体管，110至111是位线，108至109是字线，112至113是位线上的寄生电容，104至107是存储电容器。下面以操作选通晶体管100和存储电容器104构成的存储单元为例说明传统的动态随机存储器的工作过程。在写操作阶段，数据值被放在位线110上，字线108则被提升，根据数据值的不同，存储电容器118或者充电，或者放电，具体地，当数据为1时，存储电容器104充电，当数据为0时，存储电容器104放电。在读操作阶段，位线110首先被预充电，当使字线108有效时，在位线电容112和存储电容器104之间放生了电荷的重新分配，这时位线上的电压发生变化，这一变化的方向决定了被存放数据的值。1T1C结构动态随机存储器是破坏性的，这就是说存放在单元中的电荷数量在读操作期间被修改，因此完成一次读操作之后必须再恢复到它原来的值。于是完成读操作之后紧接着就是刷新操作。进行刷新操作之后才能进行下一步的读写操作。动态随机存储器属于挥发性存储器，断电时其保存的数据会消失，不适用于必须确保非易失数据绝对安全的场合，例如：网络通讯类(路由器、高端交换机、防火墙等)；打印设备类(打印机、传真机、扫描仪)；工业控制类(工控板、铁路/地铁信号控制系统、高压电继电器等)；汽车电子类(行驶记录仪等)；医疗设备(如彩超)等。

发明内容

本发明的目的是提供一种半导体存储器件，能够同时具有动态存储器的功耗低，速度快的优点，又能够实现非挥发性的存储。

为实现上述目的，本发明提供了如下方案：

一种半导体存储器件，包括：存储单元；每个所述存储单元包括字线、位线、浮栅存储器件和动态存储电容；

所述浮栅存储器件的栅极与一条所述字线相连，源极与另一条所述字线相连，漏极与所述位线相连；所述动态存储电容的一端与所述浮栅存储器件的源极相连，另一端接地。

优选的，所述浮栅存储器件包括：金属浮栅器件，多晶硅薄膜浮栅器件，纳米晶存储器件，或陷阱俘获存储器件(charge trapping memory，CTM)。

具体的，存储器包括数个存储单元，每个存储单元位于两条字线与一条位线的交叉区。每个存储单元包括一个浮栅存储单元和一个动态存储单元，其中浮栅存储单元同时作为动态存储单元的选通器件。然后根据外部环境的需要通过两条字线的不同信号选择不同的存储方式。正常通电时，浮栅存储单元作为动态存储单元的选通器件，使用非挥发动态半导体存储器件的动态存储单元进行读写操作；断电前将动态存储单元的数据存入缓存，然后将缓存中的数据存入不挥发动态存储器中的浮栅存储单元；恢复供电后，读出浮栅单元的数据存入缓存，然后将浮栅单元全部擦除到逻辑“0”状态，再将缓存中的数据写入非挥发动态半导体存储器件中的动态存储单元。

根据本发明提供的具体实施例，本发明公开了以下技术效果：

本发明所公开的半导体存储器件，利用浮栅器件作为传统动态存储器的选通器件，正常通电时，使用不挥发动态存储器中的动态存储单元进行读写操作，断电后利用浮栅存储器件存储数据；同时具有动态存储器的功耗低，速度快的优点，又能够实现非挥发性的存储。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为现有技术中的动态随机存储器阵列结构图；

图2为陷阱俘获存储器件的结构示意图和存储机制的原理示意图；

图3为本发明实施例所公开的半导体存储器件的单元结构示意图；

图4为本发明实施例所公开的半导体存储器件的操作流程图；

图5为本发明实施例所公开的半导体存储器件的阵列示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

在众多不挥发存储器中，浮栅器件是目前取得最大成功的工业存储器，传统的浮栅器件一般为多晶硅薄膜浮栅结构，但随着微电子技术的不断发展，技术节点的不断推进，传统浮栅器件器件的电容耦合效应、泄露问题日益严重，改进的浮栅器件成为研究热点，目前比较成功的结构为纳米晶存储器和陷阱俘获浮栅存储器。纳米晶存储器和陷阱俘获浮栅存储器利用俘获层中电荷局域化存储的特性，实现分立电荷存储，隧穿介质层上的缺陷只会造成局部的电荷泄漏，这样使电荷保持更加稳定，同时避免了电容耦合效应。本发明以陷阱俘获存储器件为例，结合图2对浮栅器件的结构和原理进行说明，如图2所示，201为衬底，202和203分别为源端和漏端，204为隧穿层，205为陷阱俘获层，206为阻挡层，207为栅电极，208为擦除操作，209为编程操作。浮栅器件的存储原理是通过编程或擦除操作向浮栅层注入或拉出电子从而改变器件的阈值电压来实现存储逻辑的“0”和“1”，而且存储的电荷不易丢失，具有非挥发性。

本发明基于DRAM高速、低功耗的特性和浮栅器件的小尺寸、非挥发的特性，提出一种不挥发动态半导体存储器件，其特征在于利用浮栅器件作为传统动态存储器的选通器件，正常通电时，使用不挥发动态存储器中的动态存储单元进行读写操作，断电后利用浮栅存储器件存储数据。其优点在于既利用了动态存储器功耗低，速度快的优点，又实现了非挥发性的存储。

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。

参见图3，为本发明实施例所公开的半导体存储器件的存储单元的结构图。如图3所示，该存储器包括：字线300和301、位线302、浮栅存储器件303和动态存储电容304；

所述浮栅存储器件303的栅极与字线301相连，源极与字线300相连，漏极与位线302相连；所述动态存储电容304的一端与所述浮栅存储器件303的源极相连，另一端接地。

本发明实施例所公开的半导体存储器件，包括若干个图3所示的存储单元。与图3中的结构相同，每个存储单元位于两条字线与一条位线的交叉区；所述存储单元包括一个浮栅存储器件和一个动态存储单元，所述浮栅存储器件同时作为所述动态存储单元的选通器件。具体的说，浮栅存储器件在这里主要有两个作用：一个是本身可以作为非挥发性存储单元，保证断电后数据不丢失；另一个是浮栅存储器件与动态存储电容两者共同构成动态存储单元，浮栅存储器件此时作为所述动态存储单元的选通器件，实现动态存储功能。

因此，本发明实施例所公开的半导体存储器件，利用浮栅器件作为传统动态存储器的选通器件，正常通电时，使用不挥发动态存储器中的动态存储单元进行读写操作，断电后利用浮栅存储器件存储数据；同时具有动态存储器的功耗低，速度快的优点，又能够实现非挥发性的存储。

需要说明的是，现有技术中有一种采用相变存储单元的不挥发动态存储器。由于本发明实施例所公开的方案中，浮栅存储器件同时作为所述动态存储单元的选通器件，因此与现有技术中的采用相变存储单元的不挥发动态存储器相比，本发明所公开的半导体存储器件的每个存储单元可以省去一个作为选通器件的三极管，简化了不挥发动态存储器的结构，同时简化了生产工艺。

图4为本发明实施例所公开的半导体存储器件的操作流程图。

图5为本发明实施例所公开的半导体存储器件的阵列示意图。其中：

500-502为位线，503-508为字线，509-517为本发明所述的非挥发性动态半导体存储器件的存储单元，518-520为位线上的寄生电容，521为行译码器，522为列译码器，523为多路选择器，524为写驱动，525为刷新电路，526为读出放大器，527为缓存，528为输入输出。

结合图4、图5进一步说明本发明的具体操作过程：

正常通电时，浮栅存储单元作为动态存储单元的选通器件，通过行译码器521选择字线WL1”-WLn”做浮空处理，使用(非挥发动态)存储器的动态存储单元进行读写操作。

具体为：以单元509为例，当需要写“1”时，通过行译码器、多路选择器523选择字线WL1，施加高电平如5v(所施加电压要保证大于该选通器件的阈值电压)，打开存储单元的选通器件，通过写驱动524，多路选择器，列译码器522选择字线BL1，施加高电平，如3.3v；当需要写“0”时，通过行译码器、多路选择器选择字线WL1，施加高电平打开存储单元的选通器件，通过写驱动，多路选择器，列译码器选择字线BL1，施加低电平，如0v；读取数据时，通过行译码器、多路选择器选择字线WL1，施加低电平，如0v，关闭存储单元的选通器件，通过读出放大器526，列译码器和多路选择器选择位线BL1施加预充电电压，如1.5v，再如前述所打开该存储单元的选通器件，利用电荷分享原理读出该单元的数据，然后根据读出的数据，利用刷新电路525等再为该存储电容写入相同的值，即为刷新操作。

当检测到需要断电时，如前所述对所有动态存储单元进行读操作，并将读出的数据存入缓存527中，然后将缓存中的数据存入该非挥发动态半导体存储器件的浮栅存储单元，其中：以单元509为例，存“1”时，通过行译码器选择WL1’接地处理，施加高电平打开存储单元的选通器件，WL1，通过列译码器、多路选择器，写驱动选择字线BL1施加浮栅器件沟道热载流子注入编程(CHE)所需的漏端电压，如4v(根据实际器件有所调整)，通过行译码器、多路选择器、写驱动选择WL1施加浮栅器件沟道热载流子注入编程(CHE)所需的栅极电压，如10v(根据实际器件有所调整)；存“0”时，不进行任何操作。

当恢复供电后，以单元509为例，通过行译码器选择、多路选择器选择WL1，施加读取电压，如5v，选择WL1’接地处理；通过读出放大器，列译码器和多路选择器选择位线BL1位线上施加一个小电压，如1v，读出浮栅单元的数据存入缓存，当读取值为“1”时，需将此单元擦除至“0”，具体为：选择WL1’接地处理，选择BL1浮空处理，衬底接地，选择WL1施加擦除电压，如-15v。然后再通过行译码器、多路选择器选择字线WL1’-WLn’做浮空处理，然后将缓存中的数据前所述的写操作写入该非挥发动态半导体存储器件中的动态存储单元中。

由上述可知，在本发明的实施例中，本发明综合利用了DRAM器件的高密度、高速度、低功耗和RRAM存储器件的高密度、非挥发性、结构简单等优势，实现了一种新型的非挥发性的动态存储。

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。

本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处。综上所述，本说明书内容不应理解为对本发明的限制。

Claims

1.一种半导体存储器件，其特征在于，包括：存储单元；每个所述存储单元包括字线、位线、浮栅存储器件和动态存储电容；

2.根据权利要求1所述的半导体存储器件，其特征在于，所述浮栅存储器件包括：金属浮栅器件，多晶硅薄膜浮栅器件，纳米晶存储器件，或陷阱俘获存储器件(charge trapping memory，CTM)。