CN102759633A - 基于fpga的伺服电机实时转速检测模块 - Google Patents

Abstract

本发明公开了一种伺服电机的实时转速检测模块，包括信号预处理单元和数据拟合单元，信号预处理单元与光电编码器相连以接收光电编码器发出的信号，并输出伺服电机对应于光电编码器发出的信号的转角和时间，数据拟合单元接收信号预处理单元输出的转角和时间，并对转角关于时间进行多项式拟合以获得伺服电机的转速。本发明的伺服电机的实时转速检测模块应用最小二乘法的多项式拟合方法代替传统的差分方法，解决了传统方法中测量精度与测量实时性之间的不可调和的矛盾，实现了在伺服系统中实时地、高精度地获得伺服电机的当前转速。

Description

基于FPGA的伺服电机实时转速检测模块

技术领域

本发明涉及一种转速检测模块，尤其涉及一种用于伺服系统的伺服电机实时转速检测模块。

背景技术

伺服系统(servomechanism)是使物体的位置、方位、状态等输出被控量能够跟随输入目标(或给定值)的任意变化的自动控制系统。在现代高精度伺服控制系统如数控机床、引线键合机上，通常采用增量式光电编码器作为位置传感器。光电编码器是一种集光学、机械、电子为一体的数字化角度传感器，它一般安装在机械设备的旋转轴上或者通过联轴器与旋转轴连接，通过光电转换，将旋转轴的角度位移量实时转换为数字化编码脉冲，并传输给计算机或其它与编码器相连接的数字控制设备，为机电系统的闭环控制提供位置反馈信息。不仅如此，在数字控制系统中，将旋转轴位置信息与时间信息结合，还可以对伺服电机的转速进行精确检测，为速度闭环控制系统提供速度反馈。

在实际应用中，由于成本原因，往往只能采用低精度的编码器作为反馈器件。同时，微分或差分运算将不可避免地将位置信息中包含的噪声放大，导致计算出的速度、加速度严重偏离真实值。光电编码器在制造过程中引起的各种误差，如刻线不均、偏心等，会在实际应用时，导致控制系统读取的位置信息以及相应记录的时间信息产生偏差，进而严重影响速度、加速度测量的精度。另一方面，控制系统在进行闭环运算时，需要获得的是电机或旋转轴实时的位置、速度、加速度信息。然而在编码器实际工作时，电机或旋转轴转速的变化会引起输出的脉冲频率的相应变化，而由数字系统的采样周期通常是固定的，再加上编码器输出与数字系统的采样不会同步，系统获得的位置信息就可能会有一定滞后，而通过微分或差分运算，得到的也将是电机或旋转轴过往某一时刻的转速。这一测量上的滞后，也会对控制系统的性能产生不利的影响。

常用的转速检测方法，诸如M法、T法、M/T法直接采用了编码器反馈的位置信息与控制系统获得的时间信息进行差分运算。对于线数少、误差大的低精度编码器，这些方法有的精度差，有的在不同转速条件下测量效果相差很大，有的测量延时现象严重，都难以满足高精度伺服控制系统的要求，故而需要设计合适的转速检测手段，以减小测量误差，提高伺服系统的转速检测的实时响应性能。

因此，本领域的技术人员致力于开发一种伺服电机的实时转速检测模块，在伺服系统中实时获得伺服电机的当前转速。

发明内容

有鉴于现有技术的上述缺陷，本发明所要解决的技术问题是提供一种伺服电机的实时转速检测模块，通过对伺服电机的转角和时间进行多项式拟合，实时计算获得伺服电机的转速。

为实现上述目的，本发明提供了一种伺服电机的实时转速检测模块，其特征在于，包括：

信号预处理单元，其与光电编码器相连以接收所述光电编码器发出的信号，并输出对应于所述光电编码器发出的所述信号的伺服电机的转角和时间；

数据拟合单元，其接收所述信号预处理单元输出的所述转角和所述时间，并对所述转角关于所述时间进行多项式拟合以获得所述伺服电机的转速。

进一步地，所述信号预处理单元和所述数据拟合单元皆由FPGA芯片构造。

进一步地，所述多项式拟合采用n阶多项式：

y＝f(t)＝p_ntⁿ+p_n-1t^n-1+L+p₁t+p₀；   (1)

其中，y是所述转角，t是所述时间，p₀、p₁、…、p_n是所述n阶多项式的参数。

这样，对于所述光电编码器发出的m个所述信号，通过式(1)可以得到m个方程：

p_nt₁ ⁿ+p_n-1t₁ ^n-1+L+p₁t₁+p₀＝y₁

p_nt₂ ⁿ+p_n-1t₂ ^n-1+L+p₁t₂+p₀＝y₂。     (2)

L L L L

p_nt_m ⁿ+p_n-1t_m ^n-1+L+p₁t_m+p₀＝y_m

定义矩阵：

$X=\left[\begin{array}{cccc}{t}_1^n& t_1^{n-1}& L& 1\\ r_2^n& t_2^{n-1}& L& 1\\ M& M& O& 1\\ t_m^n& t_m^{n-1}& L& 1\end{array}\right],---\left(3\right)$

Y＝[y₁，y₂，L，y_m]^T，               (4)

P＝[p_n，p_n-1，L，p₁，p₀]^T。         (5)

其中，X∈R^m×(n+1)，Y∈R^m×1，P∈R^(n+1)×1。则式(2)可以写成：

XP＝Y。                  (6)

进一步地，所述数据拟合单元采用最小二乘法获得所述n阶多项式的所述参数。即：

P＝(X^TX)^-1X^TY。         (7)

由此可以计算得到所述伺服电机在t＝t_s时的转速：

ω＝y′＝f′(t_S)＝np_nt_S ^n-1+(n-1)p_n-1t_S ^n-2+L+2p₂t_S+p₁。  (8)

进一步地，所述光电编码器是增量式光电编码器。

进一步地，所述信号预处理单元对来自所述光电编码器的所述信号进行预处理，所述预处理包括对所述信号滤波和倍频。

进一步地，所述光电编码器输出的所述信号是差分信号，所述信号预处理单元通过差分信号转换芯片连接到所述光电编码器，所述差分信号转换芯片把所述光电编码器输出的所述差分信号转换成单端信号以输入所述信号预处理单元。

进一步地，所述数据拟合单元进行所述多项式拟合时，采用动态拟合点选取方法，所述动态拟合点选取方法为：

1).如果所述信号预处理单元在一个伺服周期内接收到所述光电编码器发出的信号，则把所述伺服周期内距离所述伺服周期的中断时刻最近的信号作为新拟合点，把所述伺服电机对应于所述信号的转角和时间作为所述新拟合点的数据；

2).所述数据拟合单元确认所述新拟合点后，将其与之前的m-1个拟合点的所述数据进行所述多项式拟合，获得所述n阶多项式的所述参数，计算所述伺服电机在所述中断时刻的转速，所述m与所述n的关系为m＞n+1；

3).如果所述信号预处理单元在的一个伺服周期内未接收到所述光电编码器发出的信号，则采用所述数据拟合单元对所述伺服周期的上一个伺服周期进行所述多项式拟合得到的所述n阶多项式的所述参数，计算所述伺服电机在所述中断时刻的转速。

进一步地，所述n＝2，所述m＝7。

在本发明的较佳实施方式中，本发明的伺服电机的实时转速检测模块包括信号预处理单元和数据拟合单元。信号预处理单元通过差分信号转换芯片与光电编码器相连，差分信号转换芯片把光电编码器输出的差分信号转换成单端信号输入信号预处理单元。信号预处理单元由FPGA芯片构造，包括滤波倍频器和时间测量器，以对来自光电编码器的信号进行包括滤波和倍频的预处理，并对经过滤波和倍频的信号进行计数并测量存储各个信号间的时间间隔，由此获得对应于光电编码器发出的信号的伺服电机的转角和时间并传送给数据拟合单元。数据拟合单元由FPGA芯片构造，包括累加器、乘加器、除法器和多个程序接口及计算变量，可以对输入的转角关于时间进行最小二乘法的拟合处理。数据拟合单元采用动态拟合点选取方法，在每个伺服周期内选择一个信号作为拟合点(没有信号时则不选择拟合点)。数据拟合单元对本伺服周期内的拟合点与之前的6个拟合点的转角关于时间进行最小二乘法的2阶多项式拟合，获得该2阶多项式的参数，进而计算得到伺服电机在该伺服周期的中断时刻的转速；若本伺服周期内没有拟合点，则采用上一次拟合获得的2阶多项式的参数，计算得到伺服电机在该伺服周期的中断时刻的转速。

可见，本发明的伺服电机的实时转速检测模块应用最小二乘法的多项式拟合方法代替传统的差分方法，解决了传统方法中测量精度与测量实时性不可调和的矛盾。本发明的伺服电机的实时转速检测模块采用动态拟合点选取方法选取拟合点，在伺服电机转速较高的情况下，将多个脉冲合并作为一个拟合点，以减少干扰造成的误差；而在伺服电机转速较低的情况下，减少所有拟合点的时间跨度，使一个拟合点包含的脉冲数尽量少，以保证转速检测的动态响应。因此，本发明的伺服电机的实时转速检测模块不仅解决了传统方法中的测量延时问题，而且可以达到很高的检测精度。实验表明，对于使用了本发明的伺服电机的实时转速检测模块的伺服系统在使用2500脉冲/转的增量编码器情况下，对伺服电机的转速的检测精度可媲美于不使用本发明的伺服电机的实时转速检测模块的伺服系统在使用20000脉冲/转的高精度增量编码器的情况下对伺服电机的转速的检测精度。另外，本发明的伺服电机的实时转速检测模块提供了封装好的接口，可以方便地应用于嵌入式数字控制系统。

以下将结合附图对本发明的构思、具体结构及产生的技术效果作进一步说明，以充分地了解本发明的目的、特征和效果。

附图说明

图1是在本发明一个实施例中，本发明的伺服电机的实时转速检测模块和其所在的伺服系统的结构示意图。

图2是图1中的数据拟合单元的结构图。

图3是本发明的伺服电机的实时转速检测模块数据拟合单元进行多项式拟合时，采用动态拟合点选取方法选取拟合点的示例图。

图4是图2中的控制器的逻辑图。

图5是图2所示的数据拟合单元的计算过程中的时间示意图。

具体实施方式

如图1所示，本发明的伺服电机的实时转速检测模块1包括信号预处理单元10和数据拟合单元20。其中，信号预处理单元10与光电编码器2相连以接收光电编码器2发出的信号，并把对应于光电编码器2发出的信号的伺服电机3的转角和时间传送给数据拟合单元20。数据拟合单元20对转角关于时间进行多项式拟合以获得伺服电机3的转速。

在本实施例中，光电编码器2为符合工业标准的增量式光电编码器，其输出信号为6通道输出：A通道(A+)、B通道(B+)、Z通道(Z+)和反向A通道(A-)、反向B通道(B-)、反向Z通道(Z-)。因此，信号预处理单元10通过3个差分信号转换芯片连接到光电编码器2，以把光电编码器2输出的差分信号转换成单端信号输入信号预处理单元10。以差分信号转换芯片4为例，光电编码器2从通道A+和通道A-输出的一对差分信号(A相信号)通过差分信号转换芯片4后成为一个单端信号进入信号预处理单元10。对于从通道B+和通道B-输出的一对差分信号(B相信号)和从通道Z+和通道Z-输出的一对差分信号(Z相信号)，也类似地分别通过一个差分信号转换芯片后成为单端信号进入信号预处理单元10。本实施例中使用的3个差分信号转换芯片的型号都是26LS32。

信号预处理单元10采用Verilog硬件设计语言在FPGA芯片上构造，包括滤波倍频器11和时间测量器12，以对来自光电编码器2的信号进行预处理。在本实施例中，滤波倍频器11首选使来自光电编码器2的信号通过梳状滤波器滤波，以去除这些信号在采样时引入的噪声，然后将其中的A、B相信号进行4倍频；时间测量器12将一个伺服周期内的这些经过倍频的信号进行计数并测量存储各个信号间的时间间隔，由此获得对应于光电编码器2发出的信号的伺服电机3的转角和时间并传送给数据拟合单元20。

如图2所示，本实施例中的数据拟合单元20采用Verilog硬件设计语言在FPGA芯片上构造，包括累加器21、乘加器22、除法器23和多个程序接口及计算变量。其中，乘加器22和若干程序接口及计算变量构成迭代器24，控制元件control构成控制器25。累加器21、除法器23和迭代器24对输入的数据进行最小二乘法的拟合处理，控制器25对该拟合处理过程进行状态控制。

在本实施例中并不是对来自光电编码器2的所有信号进行转角关于时间的多项式拟合，而是采用动态拟合点选取方法，在这些信号中选取若干作为拟合点进行拟合，具体步骤为：

1).如果信号预处理单元10在一个伺服周期内接收到光电编码器2发出的信号，则把该伺服周期内距离该伺服周期的中断时刻最近的信号作为新拟合点，把对应于该信号的伺服电机3的转角和时间作为该新拟合点的数据；

2).在信号预处理单元10如步骤1中所述地确定了新拟合点后，数据拟合单元20将其与之前的m-1个拟合点的所述数据进行最小二乘法的多项式拟合，通过式(7)获得式(1)所示的n阶多项式中的参数P，从而通过式(8)计算伺服电机3在该中断时刻的转速，其中m＞n+1；

3).如果信号预处理单元10在一个伺服周期内未接收到光电编码器2发出的信号，则采用数据拟合单元20对该伺服周期的上一个伺服周期进行最小二乘法的多项式拟合得到的n阶多项式的参数P，通过式(8)计算伺服电机3在该中断时刻的转速。

图3给出了本发明的伺服电机的实时转速检测模块1的数据拟合单元20采用上述的动态拟合点选取方法选取拟合点的示例。其中，显示了6个伺服周期T_s1、T_s2、…、T_s6，各伺服周期大小相等。虚线在时间轴上代表各伺服周期的中断时刻，例如伺服周期T_s3就是伺服周期T_s2的中断时刻与伺服周期T_s3的中断时刻之间的时间。图3中的各个箭头表示来自光电编码器2的信号，各箭头所指向的时间轴的时刻代表该信号发出的时刻，例如在伺服周期T_s1中光电编码器2发出两个信号，在伺服周期T_s3中光电编码器2没有发出信号，而在伺服周期T_s6中光电编码器2发出三个信号。根据上述的动态拟合点选取方法，信号预处理单元10在每一个伺服周期中选择一个信号作为拟合点，对于没有信号发出的伺服周期(例如伺服周期T_s3)，则不选择拟合点，如图3所示，5个拟合点已用实心圆表示。

本实施例中使用7个拟合点进行伺服电机3的转角关于时间的2阶多项式拟合，即n＝2，m＝7，因此累加器21具有输入端x1、…、x7、y1、…、y7；数据拟合单元20的输出端yi为拟合计算后的电机转速(参见图2)。x1、…、x7分别接收7个拟合点的时间的数据，即x1＝t₁、…、x7＝t₇，y1、…、y7分别接收7个拟合点的转角的数据，即y1＝y₁、…、y7＝y₇。这些转角和时间的数据来自于如前所述的时间测量器12，需要说明的是，由于编码器在一段时间内输出的脉冲信号的个数可以反映编码器转过的角度(转角)，因此对于本发明的伺服电机的实时转速检测模块1而言，转角的数据并非一定为角度值，还可以是光电编码器发出的信号的个数。

图4给出了本实施例中控制器25对拟合处理过程进行状态控制的控制逻辑：由于使用7个拟合点进行拟合，因此迭代部分要进行7次，其中前6次迭代由Start_1信号触发，第七次迭代和后续的计算由Start_2信号触发。在初始状态状态机处于Idle模式，输出上一次拟合的结果，直到遇到Start_1信号，此时进入状态Acc_1，对位置和脉冲间隔时间进行第一次迭代，同时发送reset信号给累加器21，清空所有的计算中间变量，在Acc_1状态等待迭代器24完成第一次迭代，当迭代器24发出Acc_Ready信号之后进入Acc_2模式，对转角和时间的数据进行第二次迭代，依此计算到第六次迭代(状态Acc_6)，进入Wait状态等待Start_2信号的到来。Start_2信号到来之后进行第七次迭代(状态Acc_7)。迭代完成之后进入Cal_A及Cal_B模式，计算拟合过程的中间变量值，乘加计算完成发出MAC_Ready之后，进入Cal_a及Cal_b模式，再次发出MAC_Ready之后，调用除法器23计算参数矩阵P，除法计算完成发出Div_Ready，然后进入Cal_y1及Cal_y2调用乘加器22得到最终的拟合值。最后，控制器25向数字信号处理器5发送ready信号(参见图2)，并将计算结果释放到数据总线供数字信号处理器5读取。

由于本实施例中使用7个拟合点进行2阶多项式拟合以获得伺服电机3在每个伺服周期的中断时刻的转速，因此并不需要所用拟合点的转角和时间数据为从伺服电机3的某一确定的转角和时间开始计数的绝对数值，而可以在进行每一次拟合时，通过坐标平移使该拟合所用的第一个拟合点为计数的起始点，来计数得到其它拟合点的转角和时间的数据。这样可以有效减小存储空间，加快计算速度。参见图5，具体步骤为：

第一步、当伺服周期T_s刚开始的时候，即伺服周期T_s的上一个伺服周期的中断时刻t0刚过去的时候，预处理单元10将判断是否发出Start_1信号以让数据拟合单元20对前6个拟合点进行计算：若伺服周期T_s的前一个伺服周期内进行了一次拟合，则抛弃该次拟合所用的7个拟合点中的第一个点，并将剩下的6个拟合点进行坐标平移，作为本次拟合的前6个拟合点，同时发出Start_1信号，通知数据拟合单元20先将这6个拟合点的坐标数据读取，并完成循环计算；若伺服周期T_s的前一个伺服周期未进行新的拟合，则数据拟合单元20将采用再之前的一个伺服周期内拟合得到的参数P来计算伺服电机3在伺服周期T_s的中断时刻t3的转速，因此无需发出Start_1信号。

第二步、当数据拟合单元20接收到Start_1信号，就读取前6个拟合点的坐标，完成前6次循环计算。

第三步、当伺服周期T_s快结束的时候，即伺服周期T_s的中断时刻t3快要到来时候，预处理单元10将判断是否发出Start_2信号以让数据拟合单元20读取伺服周期T_s的拟合点的坐标并完成新的拟合：若在伺服周期T_s内t2时刻之前，未接收到来自于光电编码器2的信号，则伺服周期T_s没有新的拟合点，因此即使在t1时刻前，数据拟合单元20已经完成了本次拟合的前6个拟合点的计算，也仍将使用旧的参数(即伺服周期T_s的前一个伺服周期内拟合得到的参数P)来计算伺服电机3在伺服周期T_s的中断时刻t3的转速，无需发出Start_2信号；若在伺服周期T_s内t2时刻之前，接收到了来自于光电编码器2的信号，则伺服周期T_s产生了新的拟合点，预处理单元10将发出Start_2信号，通知数据拟合单元20读取新的拟合点的坐标数据(即该拟合点的转角和时间)，以完成对该拟合点的循环计算，并完成伺服周期T_s的拟合。其中，t0时刻到t1时刻之间的时间T1是用于前6个拟合点的计算时间，t2时刻到t3时刻之间的时间T2是用于第7个拟合点的计算时间，

第四步、数据拟合单元20接收到Start_2信号，读取伺服周期T_s的拟合点的坐标数据，完成对其的循环计算，拟合得到参数P，计算伺服电机3在伺服周期T_s的中断时刻t3的转速。

本实施例中，本发明的伺服电机的实时转速检测模块1通过数据总线连接到数字信号处理器5，并根据数字信号处理器5的要求，使数据拟合单元20将关于伺服电机3的转速的计算结果释放到数据总线供数字信号处理器5读取。由此数字信号处理器5可以控制伺服电机3的转动。

以上详细描述了本发明的较佳具体实施例。应当理解，本领域的普通技术人员无需创造性劳动就可以根据本发明的构思做出诸多修改和变化。因此，凡本技术领域的技术人员依本发明的构思在现有技术的基础上通过逻辑分析、推理或者有限的实验可以得到的技术方案，皆应在由权利要求书所确定的保护范围内。

Claims (9)

1.一种伺服电机的实时转速检测模块，其特征在于，包括：

信号预处理单元，其与光电编码器相连以接收所述光电编码器发出的信号，并输出对应于所述光电编码器发出的所述信号的伺服电机的转角和时间；

数据拟合单元，其接收所述信号预处理单元输出的所述转角和所述时间，并对所述转角关于所述时间进行多项式拟合以获得所述伺服电机的转速。

2.如权利要求1所述的伺服电机的实时转速检测模块，其中所述信号预处理单元和所述数据拟合单元皆在FPGA芯片上构造。

3.如权利要求1或2所述的伺服电机的实时转速检测模块，其中所述多项式拟合采用n阶多项式：y＝f(t)＝p_ntⁿ+p_n-1t^n-1+L+p₁t+p₀；其中，y是所述转角，t是所述时间，p₀、p₁、…、p_n是所述n阶多项式的参数。

4.如权利要求3所述的伺服电机的实时转速检测模块，其中所述数据拟合单元采用最小二乘法获得所述n阶多项式的所述参数。

5.如权利要求4所述的伺服电机的实时转速检测模块，其中所述光电编码器是增量式光电编码器。

6.如权利要求5所述的伺服电机的实时转速检测模块，其中所述信号预处理单元对来自所述光电编码器的所述信号进行预处理，所述预处理包括对所述信号滤波和倍频。

7.如权利要求6所述的伺服电机的实时转速检测模块，其中所述光电编码器输出的所述信号是差分信号，所述信号预处理单元通过差分信号转换芯片连接到所述光电编码器，所述差分信号转换芯片把所述光电编码器输出的所述差分信号转换成单端信号以输入所述信号预处理单元。

8.如权利要求7所述的伺服电机的实时转速检测模块，其中所述数据拟合单元进行所述多项式拟合时，采用动态拟合点选取方法，所述动态拟合点选取方法为：

1).如果所述信号预处理单元在一个伺服周期内接收到所述光电编码器发出的信号，则把所述伺服周期内距离所述伺服周期的中断时刻最近的信号作为新拟合点，把对应于所述信号的所述伺服电机的转角和时间作为所述新拟合点的数据；

2).所述数据拟合单元确认所述新拟合点后，将其与之前的m-1个拟合点的所述数据进行所述多项式拟合，获得所述n阶多项式的所述参数，计算所述伺服电机在所述中断时刻的转速，所述m与所述n的关系为m＞n+1；

3).如果所述信号预处理单元在所述伺服电机的一个伺服周期内未接收到所述光电编码器发出的信号，则采用所述数据拟合单元对所述伺服周期的上一个伺服周期进行所述多项式拟合得到的所述n阶多项式的所述参数，计算所述伺服电机在所述中断时刻的转速。

9.如权利要求8所述的伺服电机的实时转速检测模块，其中所述n＝2，所述m＝7。

Images