CN102736997A - 一种片上互联总线的仲裁方法和系统 - Google Patents

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Abstract

本发明公开了一种片上互联总线的仲裁方法和系统，均可缓存当前的外设请求；当外设请求能够被应答或者被缓存时，向外设发起仲裁应答信号。本发明片上互联总线的仲裁技术，在单设备请求的情况下可以连续获得总线仲裁信号，因而大大提升了总线的传输效率。

Description

一种片上互联总线的仲裁方法和系统
技术领域
本发明涉及芯片领域，具体涉及一种片上互联总线的仲裁方法和系统。
背景技术
芯片内部总线互联是目前芯片研究的一个重点领域，随着芯片处理能力、处理频率和处理功能的不断提升，对芯片内部互联总线提出了更高的要求，力求实现多设备共享总线情况下芯片互联总线的高速和高效性。
在芯片内总线互联的情况下，经常需要多个总线单元去访问总线资源，这样就形成了片内总线的仲裁关系，一般情况下为了保证获得仲裁的单元能够连续传输数据，往往需要芯片仲裁在总线请求发起后就立刻进行(如图1所示)，但是这种总线仲裁结构要求总线请求在经过总线传输后到达总线仲裁，经过仲裁逻辑运算后再发送给申请的单元。这种操作方式往往消耗掉大量延时，因此总线工作频率往往不能够做的很高，这将大大降低总线的实际传输效率。
另外一种常见的做法就是将仲裁后的组合逻辑信号打拍后传送回总线(如图2所示)，这样虽然可以提升总线的传输频率，但是由于仲裁结果不能立刻返回发送设备，因而导致发送设备等待，这导致总线无法实现连续传输，也会降低总线的实际传输效率。
发明内容
有鉴于此，本发明的主要目的在于提供一种片上互联总线的仲裁方法和系统，以连续获得总线仲裁信号，提升总线的传输效率。
为达到上述目的，本发明的技术方案是这样实现的：
一种片上互联总线的仲裁方法，该方法包括：
缓存当前的外设请求；当外设请求能够被应答或者被缓存时，向外设发起仲裁应答信号。
所述缓存当前的外设请求的过程包括：
外设的请求首先被送入正常传输通路，同时该请求的一个备份发向滑动缓存skid buffer电路；从正常传输通路和skid buffer通路选择合适的通路，将所述请求信号送到总线仲裁判决的组合逻辑电路中；
如果计算出仲裁结果，则选通正常通路；反之则选择skid buffer通路的数据。
初始条件下，所述Skid buffer的值为空，当外设有传输请求、但是不被应答时，进一步将下一个外设请求送入所述skid buffer中；当skid buffer满后，不再向外设发起新的作为仲裁应答信号的仲裁允许信号；
每当所述skid buffer有缓存的仲裁信号，当外设获得新的仲裁允许后，进一步先从skid buffer中将请求信号取走。
最终的作为仲裁应答信号的仲裁允许信号为时序输出；
如果外设持续获得低电平的仲裁允许信号，该外设进一步持续获得仲裁允许信号。
最终的作为仲裁应答信号的仲裁允许信号为时序输出；
如果外设没有获得低电平的仲裁允许信号，则进一步查看当前该外设是否还有请求，或缓存中具有请求；如果具有请求则先处理该请求，而不再向外设发送仲裁允许信号。
一种片上互联总线的仲裁系统，该系统包括请求缓存单元、仲裁处理单元；其中，
所述请求缓存单元，用于缓存当前的外设请求；
所述仲裁处理单元，用于当所述外设请求能够被应答或者被缓存时，向外设发起仲裁应答信号。
所述请求缓存单元在缓存当前的外设请求时，具体用于：
外设的请求首先被送入正常传输通路，同时该请求的一个备份发向skidbuffer电路；从正常传输通路和skid buffer通路选择合适的通路，将所述请求信号送到总线仲裁判决的组合逻辑电路中；
如果计算出仲裁结果，则选通正常通路；反之则选择skid buffer通路的数据。
初始条件下，所述Skid buffer的值为空，当外设有传输请求、但是不被应答时，所述请求缓存单元进一步用于触发所述skid buffer接收下一个外设请求；
所述仲裁处理单元，用于：当所述skid buffer满后，不再向外设发起新的作为仲裁应答信号的仲裁允许信号。
最终的作为仲裁应答信号的仲裁允许信号为时序输出；
如果外设持续获得低电平的仲裁允许信号，该外设进一步用于持续获得仲裁允许信号。
最终的作为仲裁应答信号的仲裁允许信号为时序输出；
如果外设没有获得低电平的仲裁允许信号，则所述请求缓存单元用于进一步查看当前该外设是否还有请求，或缓存中具有请求；如果具有请求则先处理该请求，而不再触发所述仲裁处理单元向外设发送仲裁允许信号。
本发明片上互联总线的仲裁技术，在单设备请求的情况下可以连续获得总线仲裁信号，因而大大提升了总线的传输效率。
附图说明
图1为现有技术一的芯片仲裁原理示意图；
图2为现有技术二的芯片仲裁原理示意图；
图3为本发明实施例的总线仲裁结构及芯片仲裁原理示意图；
图4为本发明实施例的仲裁电路细节结构及芯片仲裁原理示意图；
图5为本发明实施例的片上互联总线的仲裁流程简图。
具体实施方式
在实际应该中，可以提出一种互联总线仲裁电路，该电路设计有滑动缓存(skid buffer)电路，能够缓存当前外设请求，在外设请求能够被应答或者被缓存的情况下，就向外设发起仲裁应答信号。这样将保证实际的总线仲裁未计算出来之前，就能够向外设发起仲裁应答信号，进而保证仲裁信号的响应的及时性，保证总线仲裁应答的效率。
需要说明的是，在总线仲裁上采用的缓冲结构(skid buffer)可以存储深度的总线请求。另外，针对总线仲裁应答信号设计而言，该应答信号将联合判断缓冲单元的空满状态和总线的组合逻辑仲裁信号，来确定将要发送的总线应答信号。并且，总线仲裁应答信号是时序电路设计，即该信号是寄存器打拍设计，具有很好的时序特性，能够提高总线的总体运行频率。
参见图3中的仲裁架构的整体框架结构，其整体可以分为以下几部分：Skidbuffer缓冲逻辑、通用的组合逻辑仲裁电路、仲裁应答信号输出电路。
如图3所示，外设的请求信号(伴随有请求访问地址)首先被送入电路(正常传输通路)，同时该请求的一个备份发向skid buffer电路，多路选择器(mux)电路负责从正常传输通路和skid buffer通路选择合适的通路，以便将所述请求信号送到总线仲裁判决的组合逻辑电路中。所述skid buffer电路指差分触发器(DFF)1。所述DFF主要用于实现寄存器功能，也可以由DFF以外的存储设备代替。
如果计算出仲裁结果，则mux逻辑选通正常通路(DFF 1上面的部分)；反之则选择skid buffer通路的数据。组合逻辑判决电路为一般的数字判决器电路，其可以根据需要设计为轮询、优先级等电路。组合逻辑判决电路产生的结果与当前skid buffer中寄存器的状态相或，以表明是否在下次可以继续发送响应信号，该信号打拍后送入外设单元。
Skid buffer电路能够缓存一个深度的外设请求。初始条件下，该Skid buffer的值为空，当外设有传输请求、但是不被仲裁器应答时，电路会将下一个外设请求送入该skid buffer中。当skid buffer满后，仲裁电路会保证不再向外设发起新的仲裁允许信号。每当skid buffer有缓存的仲裁信号，当外设获得新的仲裁允许后，将先从skid buffer中将请求信号取走。
通用的组合逻辑仲裁电路可以遵循多种仲裁优先级算法，其实质为组合逻辑电路，用于根据多个总线外设的输入信号，在当拍时钟下返回对某个外设的仲裁允许信号。
仲裁应答输出信号如图4所示。最终的仲裁允许信号(gnt)为时序输出，其输出与组合逻辑仲裁输出(gnt_raw)和当前是否还存在有外设请求信号两个条件相关。如果外设持续获得gnt_raw信号，表明该外设可以持续传输，则该外设可以持续获得仲裁允许信号。如果在该时刻该外设没有获得gnt_raw信号，则需要查看当前该外设是否还有请求，或缓存中具有请求，如果具有请求则先处理该请求，而不再向外设发送仲裁允许信号。
如图3所示，在节拍1，外设首先发送地址a1。由于初始状态下skid buffer为空，因此在发送完地址a1后，在下一个时钟周期节拍2上，外设继续发送地址a2。由于在节拍1下，地址a1未获得仲裁，因此在地址a2发出后，gnt信号被拉低，地址a1则在skid buffer中被保持，并且地址a1在输出端口上被保持。在节拍2，地址a1获得仲裁，则在节拍3上，gnt信号重新被拉高，此时地址a2在节拍3被输出。
可见，如果外设能够连续获得仲裁，则其地址能够连续进行发射，这样能够保证最大的总线传输效率，且gnt信号为寄存器输出，这大大提高了总线的运行频率。
结合以上技术描述可见，本发明片上互联总线的仲裁操作思路可以表示如图5所示的流程，该流程包括以下步骤：
步骤510：缓存当前的外设请求。
步骤520：当外设请求能够被应答或者被缓存时，向外设发起仲裁应答信号。
综上所述可见，无论是方法还是系统，本发明片上互联总线的仲裁技术，在单设备请求的情况下可以连续获得总线仲裁信号，因而大大提升了总线的传输效率。
以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。

Claims (10)

1.一种片上互联总线的仲裁方法，其特征在于，该方法包括：
缓存当前的外设请求；当外设请求能够被应答或者被缓存时，向外设发起仲裁应答信号。
2.根据权利要求1所述的方法，其特征在于，所述缓存当前的外设请求的过程包括：
外设的请求首先被送入正常传输通路，同时该请求的一个备份发向滑动缓存skid buffer电路；从正常传输通路和skid buffer通路选择合适的通路，将所述请求信号送到总线仲裁判决的组合逻辑电路中；
如果计算出仲裁结果，则选通正常通路；反之则选择skid buffer通路的数据。
3.根据权利要求2所述的方法，其特征在于，
初始条件下，所述Skid buffer的值为空，当外设有传输请求、但是不被应答时，进一步将下一个外设请求送入所述skid buffer中；当skid buffer满后，不再向外设发起新的作为仲裁应答信号的仲裁允许信号；
每当所述skid buffer有缓存的仲裁信号，当外设获得新的仲裁允许后，进一步先从skid buffer中将请求信号取走。
4.根据权利要求1至3任一项所述的方法，其特征在于，最终的作为仲裁应答信号的仲裁允许信号为时序输出；
如果外设持续获得低电平的仲裁允许信号，该外设进一步持续获得仲裁允许信号。
5.根据权利要求1至3任一项所述的方法，其特征在于，最终的作为仲裁应答信号的仲裁允许信号为时序输出；
如果外设没有获得低电平的仲裁允许信号，则进一步查看当前该外设是否还有请求，或缓存中具有请求；如果具有请求则先处理该请求，而不再向外设发送仲裁允许信号。
6.一种片上互联总线的仲裁系统，其特征在于，该系统包括请求缓存单元、仲裁处理单元；其中，
所述请求缓存单元，用于缓存当前的外设请求；
所述仲裁处理单元，用于当所述外设请求能够被应答或者被缓存时，向外设发起仲裁应答信号。
7.根据权利要求6所述的系统，其特征在于，所述请求缓存单元在缓存当前的外设请求时，具体用于：
外设的请求首先被送入正常传输通路，同时该请求的一个备份发向skidbuffer电路；从正常传输通路和skid buffer通路选择合适的通路，将所述请求信号送到总线仲裁判决的组合逻辑电路中；
如果计算出仲裁结果，则选通正常通路；反之则选择skid buffer通路的数据。
8.根据权利要求7所述的系统，其特征在于，
初始条件下，所述Skid buffer的值为空，当外设有传输请求、但是不被应答时，所述请求缓存单元进一步用于触发所述skid buffer接收下一个外设请求；
所述仲裁处理单元，用于：当所述skid buffer满后，不再向外设发起新的作为仲裁应答信号的仲裁允许信号。
9.根据权利要求6至8任一项所述的系统，其特征在于，最终的作为仲裁应答信号的仲裁允许信号为时序输出；
如果外设持续获得低电平的仲裁允许信号，该外设进一步用于持续获得仲裁允许信号。
10.根据权利要求6至8任一项所述的系统，其特征在于，最终的作为仲裁应答信号的仲裁允许信号为时序输出；
如果外设没有获得低电平的仲裁允许信号，则所述请求缓存单元用于进一步查看当前该外设是否还有请求，或缓存中具有请求；如果具有请求则先处理该请求，而不再触发所述仲裁处理单元向外设发送仲裁允许信号。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014169876A1 (zh) * 2013-08-08 2014-10-23 中兴通讯股份有限公司 一种总线仲裁方法及装置、存储介质
CN112765072A (zh) * 2021-01-28 2021-05-07 北京方天长久科技股份有限公司 一种串行互联总线数据帧格式及传输方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1866230A (zh) * 2005-08-11 2006-11-22 威盛电子股份有限公司 具等待机制的存储器仲裁器
CN101226770A (zh) * 2008-01-21 2008-07-23 戴葵 具有数据处理能力的动态随机存储器装置
CN101305354A (zh) * 2005-08-11 2008-11-12 P.A.Semi公司 每个代理队列较浅的非阻塞地址开关

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100437536C (zh) * 2005-11-12 2008-11-26 华为技术有限公司 一种多用户访问缓存方法和系统
CN101324869B (zh) * 2008-07-03 2010-04-14 北京中星微电子有限公司 一种基于axi总线的多路复用器
CN101917231B (zh) * 2010-08-27 2013-10-09 华为技术有限公司 一种光纤通道交换机的数据缓存方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1866230A (zh) * 2005-08-11 2006-11-22 威盛电子股份有限公司 具等待机制的存储器仲裁器
CN101305354A (zh) * 2005-08-11 2008-11-12 P.A.Semi公司 每个代理队列较浅的非阻塞地址开关
CN101226770A (zh) * 2008-01-21 2008-07-23 戴葵 具有数据处理能力的动态随机存储器装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014169876A1 (zh) * 2013-08-08 2014-10-23 中兴通讯股份有限公司 一种总线仲裁方法及装置、存储介质
CN104346303A (zh) * 2013-08-08 2015-02-11 中兴通讯股份有限公司 一种总线仲裁方法及装置
CN112765072A (zh) * 2021-01-28 2021-05-07 北京方天长久科技股份有限公司 一种串行互联总线数据帧格式及传输方法

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