RU2014147026A - Нечувствительный к задержке буфер транзакции для связи с квитированием - Google Patents

Нечувствительный к задержке буфер транзакции для связи с квитированием Download PDF

Info

Publication number
RU2014147026A
RU2014147026A RU2014147026A RU2014147026A RU2014147026A RU 2014147026 A RU2014147026 A RU 2014147026A RU 2014147026 A RU2014147026 A RU 2014147026A RU 2014147026 A RU2014147026 A RU 2014147026A RU 2014147026 A RU2014147026 A RU 2014147026A
Authority
RU
Russia
Prior art keywords
transaction
transaction data
buffer
interconnect
response
Prior art date
Application number
RU2014147026A
Other languages
English (en)
Other versions
RU2598594C2 (ru
Inventor
Хем ДОСИ
Ананд РАДЖУ
Original Assignee
Интел Корпорейшн
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Интел Корпорейшн filed Critical Интел Корпорейшн
Publication of RU2014147026A publication Critical patent/RU2014147026A/ru
Application granted granted Critical
Publication of RU2598594C2 publication Critical patent/RU2598594C2/ru

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/46—Multiprogramming arrangements
    • G06F9/466—Transaction processing
    • G06F9/467—Transactional memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
    • G06F12/084—Multiuser, multiprocessor or multiprocessing cache systems with a shared cache
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
    • G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/25—Routing or path finding in a switch fabric
    • H04L49/253—Routing or path finding in a switch fabric using establishment or release of connections between ports
    • H04L49/254—Centralised controller, i.e. arbitration or scheduling

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Software Systems (AREA)
  • Advance Control (AREA)
  • Information Transfer Systems (AREA)
  • Data Exchanges In Wide-Area Networks (AREA)
  • Executing Machine-Instructions (AREA)
  • Communication Control (AREA)

Abstract

1. Устройство, содержащее:блок хранения данных транзакций для хранения данных транзакций, подлежащих передаче по межкомпонентному соединению системы обработки данных;буфер транзакций, соединенный с блоком хранения данных транзакций, для буферизации по меньшей мере части данных транзакций; илогический блок транзакций, соединенный с блоком хранения данных транзакций и буфером транзакций, выполненный с возможностью передачи сигнала с запросом (REQ) арбитру, связанному с межкомпонентным соединением, в ответ на первые данные транзакций, которые становятся доступными в блоке хранения данных транзакций,извлечения в ответ на сигнал (GNT) разрешения, принимаемый от арбитра, вторых данных транзакций из буфера транзакций и передачи вторых данных транзакций на межкомпонентное соединение, ипополнение буфера транзакций третьими данными транзакций, извлекаемыми из блока хранения данных транзакций, после передачи вторых данных транзакций на межкомпонентное соединение.2. Устройство по п. 1, в котором буфер транзакций выполнен с возможностью буферизации заданного фиксированного объема данных транзакций.3. Устройство по п. 1, в котором логический блок транзакций выполнен с возможностью определения, заполнен ли буфер транзакций, в ответ на первые данные транзакций и буферизации первых данных транзакций в буфере транзакций, если буфер транзакций не заполнен.4. Устройство по п. 3, в котором логический блок транзакций выполнен с возможностью увеличения значения счетчика в ответ на определение, что буфер транзакций заполнен после передачи REQ.5. Устройство по п. 4, в котором значения счетчика представляют собой число сигналов REQ, на которые не поступил ответ и

Claims (21)

1. Устройство, содержащее:
блок хранения данных транзакций для хранения данных транзакций, подлежащих передаче по межкомпонентному соединению системы обработки данных;
буфер транзакций, соединенный с блоком хранения данных транзакций, для буферизации по меньшей мере части данных транзакций; и
логический блок транзакций, соединенный с блоком хранения данных транзакций и буфером транзакций, выполненный с возможностью передачи сигнала с запросом (REQ) арбитру, связанному с межкомпонентным соединением, в ответ на первые данные транзакций, которые становятся доступными в блоке хранения данных транзакций,
извлечения в ответ на сигнал (GNT) разрешения, принимаемый от арбитра, вторых данных транзакций из буфера транзакций и передачи вторых данных транзакций на межкомпонентное соединение, и
пополнение буфера транзакций третьими данными транзакций, извлекаемыми из блока хранения данных транзакций, после передачи вторых данных транзакций на межкомпонентное соединение.
2. Устройство по п. 1, в котором буфер транзакций выполнен с возможностью буферизации заданного фиксированного объема данных транзакций.
3. Устройство по п. 1, в котором логический блок транзакций выполнен с возможностью определения, заполнен ли буфер транзакций, в ответ на первые данные транзакций и буферизации первых данных транзакций в буфере транзакций, если буфер транзакций не заполнен.
4. Устройство по п. 3, в котором логический блок транзакций выполнен с возможностью увеличения значения счетчика в ответ на определение, что буфер транзакций заполнен после передачи REQ.
5. Устройство по п. 4, в котором значения счетчика представляют собой число сигналов REQ, на которые не поступил ответ и чьи ассоциированные данные транзакций не были буферизованы в буфере транзакций.
6. Устройство по п. 4, в котором третьи данные транзакций буферизуются в буфере транзакций, только если значение счетчика превышает нулевое значение.
7. Устройство по п. 4, в котором логический блок транзакций уменьшает значение счетчика после передачи вторых данных транзакций на межкомпонентное соединение.
8. Способ, содержащий этапы, на которых:
передают посредством логического блока транзакций сигнал с запросом (REQ) арбитру, связанному с межкомпонентным соединением, в ответ на первые данные транзакций, которые становятся доступными в блоке хранения данных транзакций, причем блок хранения данных транзакций выполнен с возможностью хранения данных транзакций, подлежащих передаче по межкомпонентному соединению системы обработки данных;
в ответ на сигнал (GNT) разрешения, принятый от арбитра, извлекают вторые данные транзакций из буфера транзакций и передают вторые данные транзакций на межкомпонентное соединение, причем буфер транзакций выполнен с возможностью буферизации по меньшей мере части данных транзакций из блока хранения данных транзакций; и
пополняют посредством логического блока транзакций буфер транзакций третьими данными транзакций, извлеченными из блока хранения данных транзакций, после передачи вторых данных транзакций на межкомпонентное соединение.
9. Способ по п. 8, в котором буфер транзакций выполнен с возможностью буферизации заданного фиксированного объема данных транзакций.
10. Способ по п. 8, дополнительно содержащий этап, на котором определяют, заполнен ли буфер транзакций в ответ на первые данные транзакций, и буферизуют первые данные транзакций в буфере транзакций, если буфер транзакций не заполнен.
11. Способ по п. 10, дополнительно содержащий этап, на котором увеличивают значение счетчика в ответ на определение, что буфер транзакций заполнен после передачи REQ.
12. Способ по п. 11, в котором, значение счетчика представляет собой число сигналов REQ, на которые не поступил ответ и чьи ассоциированные данные транзакций не были буферизованы в буфере транзакций.
13. Способ по п. 11, в котором буферизируют третьи данные транзакций в буфере транзакций, только если значение счетчика больше нулевого значения.
14. Способ по п. 11, дополнительно содержащий этап, на котором уменьшают значение счетчика после передачи вторых данных транзакций на межкомпонентное соединение.
15. Система, содержащая:
межкомпонентное соединение;
арбитр для разрешения доступа к межкомпонентному соединению и
множество агентов интеллектуальной собственности (IP), соединенных с межкомпонентным соединением для обеспечения связи друг с другом, причем по меньшей мере один из IP-агентов включает в себя:
блок хранения данных транзакций для хранения данных транзакций, подлежащих передаче по межкомпонентному соединению,
буфер транзакций, соединенный с блоком хранения данных транзакций, для буферизации по меньшей мере части данных транзакций и
логический блок транзакций, соединенный с блоком хранения данных транзакций и буфером транзакций, выполненный с возможностью передачи сигнала с запросом (REQ) арбитру в ответ на первые данные транзакций, которые становятся доступными в блоке хранения данных транзакций,
извлечения в ответ на сигнал (GNT) разрешения, принятый от арбитра, вторых данных транзакций из буфера транзакций и передачи вторых данных транзакций на межкомпонентное соединение и
пополнения буфера транзакций третьими данными транзакций, извлекаемыми из блока хранения данных транзакций, после передачи вторых данных транзакций на межкомпонентное соединение.
16. Система по п. 15, в которой буфер транзакций выполнен с возможностью буферизации заданного фиксированного объема данных транзакций.
17. Система по п. 15, в которой логический блок транзакций выполнен с возможностью определения, заполнен ли буфер транзакций в ответ на первые данные транзакций, и буферизации первых данных транзакций в буфере транзакций, если буфер транзакций не заполнен.
18. Система по п. 17, в которой логический блок транзакций выполнен с возможностью увеличения значения счетчика в ответ на определение, что буфер транзакций заполнен после передачи REQ.
19. Система по п. 18, в которой значение счетчика представляет собой число сигналов REQ, на которые не поступил ответ и чьи ассоциированные данные транзакций не были буферизованы в буфере транзакций.
20. Система по п. 18, в которой третьи данные транзакций буферизуются в буфер транзакций, только если значение счетчика больше нуля.
21. Система по п. 18, в которой логический блок транзакций выполнен с возможностью уменьшения значения счетчика после передачи вторых данных транзакций на межкомпонентное соединение.
RU2014147026/08A 2013-12-23 2014-11-21 Нечувствительный к задержке буфер транзакции для связи с квитированием RU2598594C2 (ru)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/138,761 2013-12-23
US14/138,761 US9389906B2 (en) 2013-12-23 2013-12-23 Latency agnostic transaction buffer for request-grant protocols

Publications (2)

Publication Number Publication Date
RU2014147026A true RU2014147026A (ru) 2016-06-10
RU2598594C2 RU2598594C2 (ru) 2016-09-27

Family

ID=51900167

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2014147026/08A RU2598594C2 (ru) 2013-12-23 2014-11-21 Нечувствительный к задержке буфер транзакции для связи с квитированием

Country Status (3)

Country Link
US (1) US9389906B2 (ru)
EP (1) EP2887224B1 (ru)
RU (1) RU2598594C2 (ru)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3373555A1 (en) * 2017-03-07 2018-09-12 Thomson Licensing Method to be implemented at a network element for managing instances of network functions, and corresponding network element
US10189705B1 (en) 2017-10-25 2019-01-29 Globalfoundries Singapore Pte. Ltd. Monolithic integration of MEMS and IC devices
CN109992205B (zh) 2019-03-27 2020-06-02 无锡海斯凯尔医学技术有限公司 数据存储的装置、方法及可读存储介质
US11893413B2 (en) 2020-09-11 2024-02-06 Apple Inc. Virtual channel support using write table

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5655151A (en) * 1994-01-28 1997-08-05 Apple Computer, Inc. DMA controller having a plurality of DMA channels each having multiple register sets storing different information controlling respective data transfer
US5761464A (en) * 1995-05-22 1998-06-02 Emc Corporation Prefetching variable length data
RU2157000C2 (ru) 1995-06-15 2000-09-27 Интел Корпорейшн Архитектура процессора ввода-вывода, который объединяет мост межсоединения первичных компонент
US5951635A (en) * 1996-11-18 1999-09-14 Vlsi Technology, Inc. Asynchronous FIFO controller
US6101329A (en) * 1997-02-18 2000-08-08 Lsi Logic Corporation System for comparing counter blocks and flag registers to determine whether FIFO buffer can send or receive data
EP0924623A3 (en) 1997-12-22 2000-07-05 Compaq Computer Corporation Computer system including arbitration mechanism allowing multiple bus masters to access a graphics bus
US6192428B1 (en) 1998-02-13 2001-02-20 Intel Corporation Method/apparatus for dynamically changing FIFO draining priority through asynchronous or isochronous DMA engines in response to packet type and predetermined high watermark being reached
US7636834B2 (en) * 2002-03-01 2009-12-22 Broadcom Corporation Method and apparatus for resetting a gray code counter
TWI258086B (en) * 2004-09-17 2006-07-11 Via Tech Inc Integrated PCI interface card
US7525986B2 (en) * 2004-10-28 2009-04-28 Intel Corporation Starvation prevention scheme for a fixed priority PCI-Express arbiter with grant counters using arbitration pools
KR100723496B1 (ko) * 2005-08-11 2007-06-04 삼성전자주식회사 통합 ｆｉｆｏ 메모리를 사용하는 다중-레이트 입력데이터의 동기화기 및 방법
US7941584B2 (en) * 2009-03-26 2011-05-10 Arm Limited Data processing apparatus and method for performing hazard detection
US8930602B2 (en) 2011-08-31 2015-01-06 Intel Corporation Providing adaptive bandwidth allocation for a fixed priority arbiter

Also Published As

Publication number Publication date
EP2887224B1 (en) 2018-10-03
EP2887224A8 (en) 2016-02-17
RU2598594C2 (ru) 2016-09-27
EP2887224A1 (en) 2015-06-24
US20150178123A1 (en) 2015-06-25
US9389906B2 (en) 2016-07-12

Similar Documents

Publication Publication Date Title
US10515030B2 (en) Method and device for improved advanced microcontroller bus architecture (AMBA) and advanced extensible interface (AXI) operations
RU2014147026A (ru) Нечувствительный к задержке буфер транзакции для связи с квитированием
US9465741B2 (en) Multi processor multi domain conversion bridge with out of order return buffering
CN110196824A (zh) 实现数据传输的方法及装置、电子设备
US20140181454A1 (en) Method and system for efficient memory region deallocation
CN107766270A (zh) 用于PCIe设备的数据读取管理方法及装置
JP2015508193A5 (ru)
DE602005013099D1 (de) Vorrichtung und verfahren zum unterstützen der speicherverwaltung in einem offload der netzwerkprotokollverarbeitung
JP2016533608A5 (ru)
RU2013146508A (ru) СПОСОБ И УСТРОЙСТВО ДЛЯ ОБЕСПЕЧЕНИЯ ПОТОКОВ НА ОСНОВЕ ИДЕНТИФИКАТОРА ЧЕРЕЗ ШИНУ PCI Express
WO2011114090A3 (en) Requests and data handling in a bus architecture
JP2014534529A5 (ru)
CN102841869A (zh) 一种基于fpga的多通道i2c控制器
CN114416621B (zh) 一种基于axi协议的总线通信方法及装置
WO2007127489A3 (en) System and method for target device access arbitration using queuing devices
CN104699654A (zh) 一种基于chi片内互联总线与qpi片间互联总线互联适配系统和方法
EP2849422A3 (en) Apparatus, system, and method of managing data, and carrier means
US20140333779A1 (en) Apparatus for distributing bus traffic of multiple camera inputs of automotive system on chip and automotive system on chip using the same
US9292456B2 (en) System and method for data synchronization across digital device interfaces
CN104461957A (zh) 一种异构多核cpu共享片上高速缓存的方法及装置
TWI494763B (zh) 分時緩衝器存取系統及記憶體控制器
TWI750386B (zh) 匯流排系統
CN104050124B (zh) 应用于通用串行总线系统的数据传输电路及数据传输方法
WO2016045288A1 (zh) 一种异步fifo控制器及防止异步fifo缓存数据溢出的方法
CN100587680C (zh) 管理分离总线上总线代理之间的数据流的方法和系统

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20181122