CN104461957A - 一种异构多核cpu共享片上高速缓存的方法及装置 - Google Patents

一种异构多核cpu共享片上高速缓存的方法及装置 Download PDF

Info

Publication number
CN104461957A
CN104461957A CN201410432380.6A CN201410432380A CN104461957A CN 104461957 A CN104461957 A CN 104461957A CN 201410432380 A CN201410432380 A CN 201410432380A CN 104461957 A CN104461957 A CN 104461957A
Authority
CN
China
Prior art keywords
access request
data
cache
write
hit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201410432380.6A
Other languages
English (en)
Inventor
王洪伟
陈继承
倪璠
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Inspur Beijing Electronic Information Industry Co Ltd
Original Assignee
Inspur Beijing Electronic Information Industry Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Inspur Beijing Electronic Information Industry Co Ltd filed Critical Inspur Beijing Electronic Information Industry Co Ltd
Priority to CN201410432380.6A priority Critical patent/CN104461957A/zh
Publication of CN104461957A publication Critical patent/CN104461957A/zh
Pending legal-status Critical Current

Links

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14Handling requests for interconnection or transfer
    • G06F13/16Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1605Handling requests for interconnection or transfer for access to memory bus based on arbitration
    • G06F13/1642Handling requests for interconnection or transfer for access to memory bus based on arbitration with request queuing
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14Handling requests for interconnection or transfer
    • G06F13/16Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1605Handling requests for interconnection or transfer for access to memory bus based on arbitration
    • G06F13/1652Handling requests for interconnection or transfer for access to memory bus based on arbitration in a multiprocessor architecture
    • G06F13/1663Access to shared memory

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Memory System Of A Hierarchy Structure (AREA)

Abstract

提出一种异构多核CPU共享片上高速缓存的方法,分别对不同计算核心设定不同访存优先级,分别缓存来自不同计算核心的访存请求;对所述访存请求进行仲裁,仲裁获胜的访存请求进入处理流水线;检查进入处理流水线的所述访存请求的请求类型,在执行该访存请求时将该访存请求的读和/或写数据经过高速缓存,具体执行的高速缓存操作依据发出所述访存请求的所述计算核心的优先级。还提出一种异构多核CPU共享片上高速缓存的装置。所述方法和装置能够同时兼顾多个异构计算核心访问特性、性能高、硬件实现简单、代价小。

Description

一种异构多核CPU共享片上高速缓存的方法及装置
技术领域
本发明涉及计算机微处理器技术领域,具体涉及一种异构多核CPU共享片上高速缓存的方法及装置。
背景技术
随着超大规模集成电路的飞速发展,单芯片上的可用晶体管资源越来越多,单个CPU芯片能够集成多个不同功能的计算核心,具有较为完善的功能。比如目前的一些嵌入式系统〔如手机、游戏机)对图形、图像、视频等多媒体处理器性能提出了较高的要求,同时也对非重载任务时的功耗提出了要求,这使得异构多核CPU有了广泛的使用空间。在集成了两种或两种以上不同处理单元的CPU芯片中,各个计算核心之间往往需要共享使用高速缓存、存储控制器等片上资源。然而,片上有限的高速缓存很难同时满足各个计算核心的访存需求,进而使得CPU性能都受到影响。此外,不同CPU计算核心的访存特性也存在较大差别,对片上高速缓存的特性也提出了不同的要求。性能高的计算核心的访存请求属于延迟敏感的,它要求其访存请求能够得到快速服务;而性能低的计算核心往往执行重要的系统管理任务,虽然访存请求延迟不敏感,但是也不能长时间阻塞。综上所述,片上高速缓存的共享使用方式在一定程度上影响了异构多核CPU的性能,使得不同核心的需求无法都得到很好满足。这已经成为一个亟待解决的技术问题。
发明内容
本发明要解决的技术问题是提供一种能够同时兼顾多个异构计算核心访问特性、性能高、硬件实现简单、代价小的共享片上高速缓存的方法及装置。
为了解决上述技术问题,本发明采用的技术方案为:
一种异构多核CPU共享片上高速缓存的方法,其中,多核CPU包括多个不同计算核心,所述方法包括如下步骤:
1.分别对不同计算核心设定不同访存优先级,分别缓存来自不同计算核心的访存请求;
2.对所述访存请求进行仲裁,仲裁获胜的访存请求进入处理流水线;
3.检查进入处理流水线的所述访存请求的请求类型,在执行该访存请求时将该访存请求的读和/或写数据经过高速缓存,具体执行的高速缓存操作依据发出所述访存请求的所述计算核心的优先级。
进一步地,所述步骤2中对所述访存请求进行仲裁的原则是:
如果上一次仲裁结果为较低优先级计算核心发出的访存请求被送入流水线,则本次选择来自较高优先级的计算核心所发出的访存请求进入处理流水线;如果较低优先级的计算核心处于重负载状态,则优先选择该计算核心所发出的访存请求进入处理流水线。
进一步地,所述步骤3具体为:
3.1检查进入流水线的访存请求的请求类型,当访存请求来自最高优先级的计算核心时,如果访存请求的操作类型为读操作则执行步骤3.2,为写操作则执行步骤3.3;当访存请求来自非最高优先级的计算核心时,如果访存请求的请求类型为读操作则执行步骤3.4,为写操作则执行步骤3.5;
3.2判断所述访存请求所读取的数据是否在高速缓存中命中,如果命中,则将命中数据直接返回给发出所述访存请求的计算核心;如果为未命中,则访问外部存储器取回所述访存请求所要读取的数据,将取回的数据缓存到高速缓存中并返回给发出所述访存请求的计算核心,访存请求执行完毕;
3.3判断所述访存请求所写入的数据是否在高速缓存中命中,如果命中,则将所述数据写入高速缓存中,并向内核发出作废或者更新数据的命令;如果未命中,则采用按写分配原则,将数据写入高速缓存中新分配的缓存块地址,访存请求执行完毕;
3.4判断所述访存请求所读取的数据是否在高速缓存中命中,如果命中,则将命中数据直接返回给发出所述访存请求的计算核心;否则访问外部存储器取回所述访存请求所要读取数据,将取回的数据直接返回给发出所述访存请求的计算核心;并且按照缓存分配原则,如果将从外部存储器取回的数据写入高速缓存中不需要进行高速缓存替换操作,则写入高速缓存中,否则不写入,访存请求执行完毕。
3.5判断所述访存请求所写的数据是否在高速缓存中命中,如果命中,则将所述数据写入高速缓存中,然后向其他内核发出作废或者更新数据的命令;如果未命中,按照缓存分配原则,如果将所述数据写入高速缓存中不需要进行高速缓存替换操作,则将数据写入高速缓存中新分配的缓存块地址;否则不写入,只将所述数据写入外部的存储器,不写入高速缓存中,访存请求执行完毕。
本发明还提供一种异构多核CPU共享片上高速缓存的装置,其中,多核CPU包括多个不同计算核心,所述装置包括:
多个访存请求存储单元,用于分别缓存来自多个具有不同优先级的计算核心所发出的访存请求;
仲裁器,用于对所述访存请求进行仲裁,仲裁获胜的访存请求进入处理流水线;
高速缓存流水线执行单元,用于检查进入所述处理流水线的所述访存请求的请求类型,在执行该访存请求时将该访存请求的读和/或写数据经过高速缓存,具体执行的高速缓存操作依据发出所述访存请求的所述计算核心的优先级。
进一步,所述仲裁器具体用于:
如果上一次仲裁结果为较低优先级计算核心发出的访存请求被送入流水线,则本次选择来自较高优先级的计算核心所发出的访存请求进入处理流水线;如果较低优先级的计算核心处于重负载状态,则优先选择该计算核心所发出的访存请求进入处理流水线。
进一步,所述高速缓存流水线执行单元具体用于:
检查进入流水线的访存请求的请求类型,当访存请求来自最高优先级的计算核心时,如果访存请求的操作类型为读操作,则判断所述访存请求所读取的数据是否在高速缓存中命中,如果命中,则将命中数据直接返回给发出所述访存请求的计算核心;如果为未命中,则访问外部存储器取回所述访存请求所要读取的数据,将取回的数据缓存到高速缓存中并返回给发出所述访存请求的计算核心;
为写操作则判断所述访存请求所写入的数据是否在高速缓存中命中,如果命中,则将所述数据写入高速缓存中,并向内核发出作废或者更新数据的命令;如果未命中,则采用按写分配原则,将数据写入高速缓存中新分配的缓存块地址;
当访存请求来自非最高优先级的计算核心时,如果访存请求的请求类型为读操作,则判断所述访存请求所读取的数据是否在高速缓存中命中,如果命中,则将命中数据直接返回给发出所述访存请求的计算核心;否则访问外部存储器取回所述访存请求所要读取数据,将取回的数据直接返回给发出所述访存请求的计算核心;并且按照缓存分配原则,如果将从外部存储器取回的数据写入高速缓存中不需要进行高速缓存替换操作,则写入高速缓存中,否则不写入;
为写操作则判断所述访存请求所写的数据是否在高速缓存中命中,如果命中,则将所述数据写入高速缓存中,然后向其他内核发出作废或者更新数据的命令;如果未命中,按照缓存分配原则,如果将所述数据写入高速缓存中不需要进行高速缓存替换操作,则将数据写入高速缓存中新分配的缓存块地址;否则不写入,只将所述数据写入外部的存储器,不写入高速缓存中。
本发明的有益效果是:能够同时兼顾多个异构计算核心访问特性、性能高、硬件实现简单、代价小。
附图说明
图1为本发明提出的方法的基本流程示意图。
图2为本发明提出的访存请求处理流程示意图。
图3为本发明提出的仲裁处理流程示意图。
图4为本发明提出的对来自最高优先级计算核心的访存请求进行高速缓存处理的流程示意图。
图5为本发明提出的对来自非最高优先级计算核心的访存请求进行高速缓存处理的流程示意图。
具体实施方式
为了更清楚地说明本发明申请或现有技术中的技术方案,下面将对实施或现有技术描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图仅仅是本申请中记载的一些实施,对于本领域普通技术人员来讲,还可以根据这些附图获得其他的附图。
实施例1:
如图1所示,本实施提出的方法的实施步骤如下:
1.分别对不同计算核心设定不同访存优先级,分别缓存来自不同计算核心的访存请求;
2.对所述访存请求进行仲裁,仲裁获胜的访存请求进入处理流水线;
3.检查进入处理流水线的所述访存请求的请求类型,在执行该访存请求时将该访存请求的读和/或写数据经过高速缓存,具体执行的高速缓存操作依据发出所述访存请求的所述计算核心的优先级。
实施例2:
图2示出了本实施例中针对缓存的来自不同优先级的计算核心的的访存请求进行仲裁的流程图,仲裁获胜的访存请求进入处理流水线。
如图所示,来自不同优先级的计算核心的访存请求被放入对应优先级等级的队列,例如,可以将来自当前最高优先级的计算核心的访存请求均放入队列1中,所述队列1中的访存请求具有当前最高优先级,相应的,依据优先级从高到低的顺序,依次讲来自非最高优先级的计算核心所发出的访存请求放入队列2-n,所述队列2-n中的访存请求的优先级依次降低。
对队列中的访存请求进行仲裁,仲裁获胜的访存请求进入处理流水线。对队列中的访存请求进行仲裁的原则在后续文字中描述。
检查进入处理流水线的所述访存请求的请求类型,在执行该访存请求时将该访存请求的读和/或写数据经过高速缓存,具体执行的高速缓存操作依据发出所述访存请求的所述计算核心的优先级。
实施例3:
如图3所示,本实施例中仲裁流程依据上一次仲裁结果及当前非最高优先级队列的计算核心负载情况。
如果上一次仲裁的结果为当前非最高优先级的队列中的访存请求获胜,即来自某一非最高优先级的计算核心所发出的访存请求仲裁获胜并被送入了处理流水线,则在本次仲裁时,选择当前最高优先级的队列中的访存请求获胜,即选择来自当前最高优先级的计算核心所发出的访存请求,并将其送入处理流水线。
否则,根据优先级从高到低的顺序依次查看每一个队列中的第一个访存请求所来自的计算核心是否处于重负载状态,如果是则优先选择队列中的第一个来自所述重负载状态的计算核心所发出的访存请求,并送入处理流水线。如果没有处于重负载状态的计算核心,则优先选择来自当前最高优先级的计算核心所发出的访存请求,并将其送入处理流水线。
实施例4:
对来自当前最高优先级计算核心的访存请求和非最高优先级计算核心的访存请求的处理流程分别进行描述如下:
如图4所示,本实施例中来自最高优先级队列的访存请求的高速缓存处理流程按照高速缓存操作原则进行。
判断访存请求的操作类型,如果访存请求为读操作,则继续判断是否在高速缓存中命中,如果没有在高速缓存中命中则从外部内存中读取所述数据并将读取的数据返回给计算核心,如果在高速缓存中命中,则将读取的数据返回给计算核心;
如果访存请求的类型为写操作,则继续判断是否在高速缓存中命中,如果在高速缓存中命中,则将所述数据写入高速缓存中,并向内核发出作废或者更新数据的命令;如果未在高速缓存中命中,则采用按写分配原则,将数据写入高速缓存中新分配的缓存块地址,访存请求执行完毕。
如图5所示,本实施例中来自非最高优先级队列的访存请求的高速缓存处理流程如下:
判断所述访存请求所读取的数据是否在高速缓存中命中,如果命中,则将命中数据直接返回给发出所述访存请求的计算核心;否则访问外部存储器取回所述访存请求所要读取数据,将取回的数据直接返回给发出所述访存请求的计算核心;并且按照缓存分配原则,如果将从外部存储器取回的数据写入高速缓存中不需要进行高速缓存替换操作,则写入高速缓存中,否则不写入。
判断所述访存请求所写的数据是否在高速缓存中命中,如果命中,则将所述数据写入高速缓存中,然后向其他内核发出作废或者更新数据的命令;如果未命中,按照缓存分配原则,如果将所述数据写入高速缓存中不需要进行高速缓存替换操作,则将数据写入高速缓存中新分配的缓存块地址;否则不写入,只将所述数据写入外部的存储器,不写入高速缓存中,访存请求执行完毕。
实施例5:
本发明还提供一种异构多核CPU共享片上高速缓存的装置,其中,多核CPU包括多个不同计算核心。所述装置使用专用集成电路实现,例如ASIC电路,可编程门阵列器件FPGA等。
所述装置包括:
多个访存请求存储单元,用于分别缓存来自多个具有不同优先级的计算核心所发出的访存请求;
仲裁器,用于对所述访存请求进行仲裁,仲裁获胜的访存请求进入处理流水线;
高速缓存流水线执行单元,用于检查进入所述处理流水线的所述访存请求的请求类型,在执行该访存请求时将该访存请求的读和/或写数据经过高速缓存,具体执行的高速缓存操作依据发出所述访存请求的所述计算核心的优先级。
所述仲裁器具体用于:
如果上一次仲裁结果为较低优先级计算核心发出的访存请求被送入流水线,则本次选择来自较高优先级的计算核心所发出的访存请求进入处理流水线;如果较低优先级的计算核心处于重负载状态,则优先选择该计算核心所发出的访存请求进入处理流水线。
所述高速缓存流水线执行单元具体用于:
检查进入流水线的访存请求的请求类型,当访存请求来自最高优先级的计算核心时,如果访存请求的操作类型为读操作,则判断所述访存请求所读取的数据是否在高速缓存中命中,如果命中,则将命中数据直接返回给发出所述访存请求的计算核心;如果为未命中,则访问外部存储器取回所述访存请求所要读取的数据,将取回的数据缓存到高速缓存中并返回给发出所述访存请求的计算核心;
为写操作则判断所述访存请求所写入的数据是否在高速缓存中命中,如果命中,则将所述数据写入高速缓存中,并向内核发出作废或者更新数据的命令;如果未命中,则采用按写分配原则,将数据写入高速缓存中新分配的缓存块地址;
当访存请求来自非最高优先级的计算核心时,如果访存请求的请求类型为读操作,则判断所述访存请求所读取的数据是否在高速缓存中命中,如果命中,则将命中数据直接返回给发出所述访存请求的计算核心;否则访问外部存储器取回所述访存请求所要读取数据,将取回的数据直接返回给发出所述访存请求的计算核心;并且按照缓存分配原则,如果将从外部存储器取回的数据写入高速缓存中不需要进行高速缓存替换操作,则写入高速缓存中,否则不写入;
为写操作则判断所述访存请求所写的数据是否在高速缓存中命中,如果命中,则将所述数据写入高速缓存中,然后向其他内核发出作废或者更新数据的命令;如果未命中,按照缓存分配原则,如果将所述数据写入高速缓存中不需要进行高速缓存替换操作,则将数据写入高速缓存中新分配的缓存块地址;否则不写入,只将所述数据写入外部的存储器,不写入高速缓存中。
当然,本发明还可有其他多种实施例,在不背离本发明精神及其实质的情况下,熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形,但这些相应的改变和变形都应属于本发明的权利要求的保护范围。

Claims (6)

1.一种异构多核CPU共享片上高速缓存的方法,其中,多核CPU包括多个不同计算核心,其特征在于,所述方法包括如下步骤:
S1.分别对不同计算核心设定不同访存优先级,分别缓存来自不同计算核心的访存请求;
S2.对所述访存请求进行仲裁,仲裁获胜的访存请求进入处理流水线;
S3.检查进入处理流水线的所述访存请求的请求类型,在执行该访存请求时将该访存请求的读和/或写数据经过高速缓存,具体执行的高速缓存操作依据发出所述访存请求的所述计算核心的优先级。
2.如权利要去1所述的方法,其特征在于,所述步骤S2中对所述访存请求进行仲裁的原则是:
如果上一次仲裁结果为较低优先级计算核心发出的访存请求被送入流水线,则本次选择来自较高优先级的计算核心所发出的访存请求进入处理流水线;如果较低优先级的计算核心处于重负载状态,则优先选择该计算核心所发出的访存请求进入处理流水线。
3.如权利要求1或2所述的方法,其特征在于,所述步骤S3具体为:
S3.1检查进入流水线的访存请求的请求类型,当访存请求来自最高优先级的计算核心时,如果访存请求的操作类型为读操作则执行步骤S3.2,为写操作则执行步骤S3.3;当访存请求来自非最高优先级的计算核心时,如果访存请求的请求类型为读操作则执行步骤S3.4,为写操作则执行步骤S3.5;
S3.2判断所述访存请求所读取的数据是否在高速缓存中命中,如果命中,则将命中数据直接返回给发出所述访存请求的计算核心;如果为未命中,则访问外部存储器取回所述访存请求所要读取的数据,将取回的数据缓存到高速缓存中并返回给发出所述访存请求的计算核心,访存请求执行完毕;
S3.3判断所述访存请求所写入的数据是否在高速缓存中命中,如果命中,则将所述数据写入高速缓存中,并向内核发出作废或者更新数据的命令;如果未命中,则采用按写分配原则,将数据写入高速缓存中新分配的缓存块地址,访存请求执行完毕;
S3.4判断所述访存请求所读取的数据是否在高速缓存中命中,如果命中,则将命中数据直接返回给发出所述访存请求的计算核心;否则访问外部存储器取回所述访存请求所要读取数据,将取回的数据直接返回给发出所述访存请求的计算核心;并且按照缓存分配原则,如果将从外部存储器取回的数据写入高速缓存中不需要进行高速缓存替换操作,则写入高速缓存中,否则不写入,访存请求执行完毕;
S3.5判断所述访存请求所写的数据是否在高速缓存中命中,如果命中,则将所述数据写入高速缓存中,然后向其他内核发出作废或者更新数据的命令;如果未命中,按照缓存分配原则,如果将所述数据写入高速缓存中不需要进行高速缓存替换操作,则将数据写入高速缓存中新分配的缓存块地址;否则不写入,只将所述数据写入外部的存储器,不写入高速缓存中,访存请求执行完毕。
4.一种异构多核CPU共享片上高速缓存的装置,其中,多核CPU包括多个不同计算核心,其特征在于,包括:
多个访存请求存储单元,用于分别缓存来自多个具有不同优先级的计算核心所发出的访存请求;
仲裁器,用于对所述访存请求进行仲裁,仲裁获胜的访存请求进入处理流水线;
高速缓存流水线执行单元,用于检查进入所述处理流水线的所述访存请求的请求类型,在执行该访存请求时将该访存请求的读和/或写数据经过高速缓存,具体执行的高速缓存操作依据发出所述访存请求的所述计算核心的优先级。
5.如权利要求4所述的装置,其特征在于,所述仲裁器具体用于:
如果上一次仲裁结果为较低优先级计算核心发出的访存请求被送入流水线,则本次选择来自较高优先级的计算核心所发出的访存请求进入处理流水线;如果较低优先级的计算核心处于重负载状态,则优先选择该计算核心所发出的访存请求进入处理流水线。
6.如权利要求4或5所述的装置,其特征在于,所述高速缓存流水线执行单元具体用于:
检查进入流水线的访存请求的请求类型,当访存请求来自最高优先级的计算核心时,如果访存请求的操作类型为读操作,则判断所述访存请求所读取的数据是否在高速缓存中命中,如果命中,则将命中数据直接返回给发出所述访存请求的计算核心;如果为未命中,则访问外部存储器取回所述访存请求所要读取的数据,将取回的数据缓存到高速缓存中并返回给发出所述访存请求的计算核心;
为写操作则判断所述访存请求所写入的数据是否在高速缓存中命中,如果命中,则将所述数据写入高速缓存中,并向内核发出作废或者更新数据的命令;如果未命中,则采用按写分配原则,将数据写入高速缓存中新分配的缓存块地址;
当访存请求来自非最高优先级的计算核心时,如果访存请求的请求类型为读操作,则判断所述访存请求所读取的数据是否在高速缓存中命中,如果命中,则将命中数据直接返回给发出所述访存请求的计算核心;否则访问外部存储器取回所述访存请求所要读取数据,将取回的数据直接返回给发出所述访存请求的计算核心;并且按照缓存分配原则,如果将从外部存储器取回的数据写入高速缓存中不需要进行高速缓存替换操作,则写入高速缓存中,否则不写入;
为写操作则判断所述访存请求所写的数据是否在高速缓存中命中,如果命中,则将所述数据写入高速缓存中,然后向其他内核发出作废或者更新数据的命令;如果未命中,按照缓存分配原则,如果将所述数据写入高速缓存中不需要进行高速缓存替换操作,则将数据写入高速缓存中新分配的缓存块地址;否则不写入,只将所述数据写入外部的存储器,不写入高速缓存中。
CN201410432380.6A 2014-08-28 2014-08-28 一种异构多核cpu共享片上高速缓存的方法及装置 Pending CN104461957A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201410432380.6A CN104461957A (zh) 2014-08-28 2014-08-28 一种异构多核cpu共享片上高速缓存的方法及装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201410432380.6A CN104461957A (zh) 2014-08-28 2014-08-28 一种异构多核cpu共享片上高速缓存的方法及装置

Publications (1)

Publication Number Publication Date
CN104461957A true CN104461957A (zh) 2015-03-25

Family

ID=52908039

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410432380.6A Pending CN104461957A (zh) 2014-08-28 2014-08-28 一种异构多核cpu共享片上高速缓存的方法及装置

Country Status (1)

Country Link
CN (1) CN104461957A (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106227684A (zh) * 2016-08-03 2016-12-14 中国电子科技集团公司第三十八研究所 一种高性能dsp访存流水线及其实现方法
CN107229576A (zh) * 2016-03-24 2017-10-03 上海复旦微电子集团股份有限公司 一种降低片上系统运行功耗的装置和方法
CN108153685A (zh) * 2016-12-06 2018-06-12 阿里巴巴集团控股有限公司 一种处理请求的方法、装置及设备、可读介质
CN109213526A (zh) * 2017-06-30 2019-01-15 清华大学 用于确定处理器操作的方法及装置
CN113377688A (zh) * 2021-05-13 2021-09-10 中国人民解放军军事科学院国防科技创新研究院 用于gpu的l1高速缓存共享方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1783033A (zh) * 2004-11-19 2006-06-07 英特尔公司 共享公共高速缓存的异构处理器
CN101523361A (zh) * 2006-10-17 2009-09-02 Arm有限公司 数据处理设备中对共享存储器的写访问请求的处理
CN102929832A (zh) * 2012-09-24 2013-02-13 杭州中天微系统有限公司 基于非写分配的高速缓存一致性的多核处理器数据传输系统
CN103927277A (zh) * 2014-04-14 2014-07-16 中国人民解放军国防科学技术大学 Cpu和gpu共享片上高速缓存的方法及装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1783033A (zh) * 2004-11-19 2006-06-07 英特尔公司 共享公共高速缓存的异构处理器
US20100011167A1 (en) * 2004-11-19 2010-01-14 Hady Frank T Heterogeneous processors sharing a common cache
CN101523361A (zh) * 2006-10-17 2009-09-02 Arm有限公司 数据处理设备中对共享存储器的写访问请求的处理
CN102929832A (zh) * 2012-09-24 2013-02-13 杭州中天微系统有限公司 基于非写分配的高速缓存一致性的多核处理器数据传输系统
CN103927277A (zh) * 2014-04-14 2014-07-16 中国人民解放军国防科学技术大学 Cpu和gpu共享片上高速缓存的方法及装置

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107229576A (zh) * 2016-03-24 2017-10-03 上海复旦微电子集团股份有限公司 一种降低片上系统运行功耗的装置和方法
CN106227684A (zh) * 2016-08-03 2016-12-14 中国电子科技集团公司第三十八研究所 一种高性能dsp访存流水线及其实现方法
CN106227684B (zh) * 2016-08-03 2019-06-04 中国电子科技集团公司第三十八研究所 一种高性能dsp访存流水线电路及其实现方法
CN108153685A (zh) * 2016-12-06 2018-06-12 阿里巴巴集团控股有限公司 一种处理请求的方法、装置及设备、可读介质
CN109213526A (zh) * 2017-06-30 2019-01-15 清华大学 用于确定处理器操作的方法及装置
CN109213526B (zh) * 2017-06-30 2020-03-03 清华大学 用于确定处理器操作的方法及装置
CN113377688A (zh) * 2021-05-13 2021-09-10 中国人民解放军军事科学院国防科技创新研究院 用于gpu的l1高速缓存共享方法
CN113377688B (zh) * 2021-05-13 2022-10-11 中国人民解放军军事科学院国防科技创新研究院 用于gpu的l1高速缓存共享方法

Similar Documents

Publication Publication Date Title
CN103927277B (zh) Cpu和gpu共享片上高速缓存的方法及装置
US9965392B2 (en) Managing coherent memory between an accelerated processing device and a central processing unit
US9594521B2 (en) Scheduling of data migration
CN100375067C (zh) 异构多核微处理器局部空间共享存储方法
US20160019168A1 (en) On-Demand Shareability Conversion In A Heterogeneous Shared Virtual Memory
US8996815B2 (en) Cache memory controller
US20180232311A1 (en) Write congestion aware bypass for non-volatile memory, last level cache
CN104461957A (zh) 一种异构多核cpu共享片上高速缓存的方法及装置
US9323678B2 (en) Identifying and prioritizing critical instructions within processor circuitry
CN105556503B (zh) 动态的存储器控制方法及其系统
US20140244920A1 (en) Scheme to escalate requests with address conflicts
US9405477B2 (en) Method and system for maintaining release consistency in shared memory programming
US9836396B2 (en) Method for managing a last level cache and apparatus utilizing the same
EP3178006B1 (en) Moving data between caches in a heterogeneous processor system
KR20160099722A (ko) 캐시-코히어런시를 갖춘 집적 회로들
US9606923B2 (en) Information processing device with shared memory, memory order guarantee method using counters fence instructions in relation to cache-oriented requests, and recording medium storing program
KR20160064720A (ko) 캐시 메모리 장치 및 이를 포함하는 전자 시스템
EP3188028B1 (en) Buffer management method and apparatus
US9448937B1 (en) Cache coherency
US20090240892A1 (en) Selective interconnect transaction control for cache coherency maintenance
CN110750210B (zh) 存储系统
US20140173225A1 (en) Reducing memory access time in parallel processors
US9436624B2 (en) Circuitry for a computing system, LSU arrangement and memory arrangement as well as computing system
US7120749B2 (en) Cache mechanism
JP2018505489A (ja) システムオンチップにおける動的メモリ利用

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20150325

RJ01 Rejection of invention patent application after publication