CN102736023A - 在一种fpga互联线测试方法 - Google Patents
在一种fpga互联线测试方法 Download PDFInfo
- Publication number
- CN102736023A CN102736023A CN2011102550869A CN201110255086A CN102736023A CN 102736023 A CN102736023 A CN 102736023A CN 2011102550869 A CN2011102550869 A CN 2011102550869A CN 201110255086 A CN201110255086 A CN 201110255086A CN 102736023 A CN102736023 A CN 102736023A
- Authority
- CN
- China
- Prior art keywords
- test
- module
- signal
- circuit
- interconnection line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
本发明提供一种FPGA互联线测试方法，包括如下步骤：信号步骤：在FPGA内部建立测试电路，由该测试电路产生测试信号；驱动步骤：所述测试信号输入到驱动电路然后输出驱动测试信号；测试步骤：所述测试信号输入到被测试模块，获得相应的输出信号，以判定被测试模块的互联线状况。
Description
技术领域
本发明涉及一种互联线测试方法，尤其涉及一种FPGA（Field-programmable Gate Array，可编程门阵列）互联线测试方法。
背景技术
BIST（Built-In Self Test，内建自我测试）是在设计时在电路中植入相关功能电路用于提供自我测试功能的技术，以此降低器件测试对自动测试设备（ATE）的依赖程度。BIST是一种DFT（Design for Test ability）技术，它可以应用于几乎所有电路，因此在半导体工业被广泛应用。现在，高度集成的电路被广泛应用，测试这些电路需要高速的混合信号测试设备。BIST技术可以通过实现自我测试从而减少对ATE的需求。在FPGA互联线测试方法，也广泛的采用BIST（Built-In Self Test，内建自我测试）的方法进行。
如图1所示，TPG（测试图形产生电路）将信号通过CUT（被测试模块）输入到ORA（测试响应检验电路）中，ORA将两输入测试信号SIGTPG1和SIGTPG2前一级的ORA结果进行相应的ORAPRE运算， ORACUR =（SIGTPG1⊙SIGTPG2）&&ORAPRE公式（公式1）。最后一级的ORA电路输出即Pass/Fail信号，以判定相应的状态。
发明内容
本发明所要解决的技术问题是提供一种能够方便的测试诸如IOB（接口模块）的互联情况，且能够实现机台测试与BIST方式测试互换的FPGA互联线测试方法。
大部分的FPGA互联开始并且终止于IOB，IOB的输入信号与芯片内部的信号之间具有一定的差别，这种情况传统的机台测试很容易处理，而BIST方式则会有较大的局限性。为了克服这样的问题，在传统机台测试与BIST方式之间，如要设计测试方案相互适应匹配，则需要额外的增加数量可观的测试设计。
有鉴于此，本发明的目的是通过以下技术方案来实现的：
一种FPGA互联线测试方法，包括如下步骤：
信号步骤：在FPGA内部建立测试电路，由该测试电路产生测试信号；
驱动步骤：所述测试信号输入到驱动电路然后输出驱动测试信号；
测试步骤：所述测试信号输入到被测试模块，获得相应的输出信号，以判定被测试模块的互联线状况。
与现有技术相比，上述技术方案的优点在于，在测试信号和被测试模块之间，增加了驱动电路，以建立与被测试模块相匹配的测试电平，而不改变信号的逻辑状态，这样，在理想的故障覆盖率的前提下，实现同种类型的互联线的完整测试，使其同时具有BIST方式和机台测试的优点，测试方案也适用于BIST方式和机台测试的互换。
优选的，所述被测试模块采用接口模块；相应的，所述驱动电路采用接口缓冲模块，将所述测试电路产生的电平信号转化成匹配于所述接口模块输入的电平信号。
优选的，所述被测试模块包括至少两种不同的输入电平的模块；所述接口缓冲模块包括至少两种不同的类型的模块，以匹配于相应的被测试模块。
进一步的，所述测试电路采用测试图形产生电路。
进一步的，所述测试步骤中，采用与所述测试模块输出端耦合的测试响应检验电路以获取相应的输出信号。
附图说明
图1是现有技术的互联线测试方法一种实施例的硬件结构示意图；
图2是本发明的互联线测试方法一种实施例的硬件结构示意图；
图3是XCV50的IOB配置为IOBUF的示意图；
图4是将XCV50的IOB配置为IOBUF来关断TPG的输出。
图5是在特殊的测试图形下IOBUF的改进情况。
具体实施方式
下面结合附图和较佳的实施例对本发明作进一步说明。
请结合图2所示，其与图1所示的实施例的区别点在于，在测试信号与CUT（被测试模块）之间建立了驱动电路，该驱动电路采用接口缓冲模块（IOBUF）。相应的，FPGA互联线测试方法，包括如下步骤：
信号步骤：在FPGA内部建立测试电路，由该测试电路产生测试信号；
驱动步骤：所述测试信号输入到驱动电路然后输出驱动测试信号；
测试步骤：所述测试信号输入到被测试模块，获得相应的输出信号，以判定被测试模块的互联线状况。
其中，所述被测试模块采用接口模块；相应的，所述驱动电路采用接口缓冲模块，将所述测试电路产生的电平信号转化成匹配于所述接口模块输入的电平信号。
所述测试电路采用测试图形产生电路。
所述测试步骤中，采用与所述测试模块输出端耦合的测试响应检验电路以获取相应的输出信号。
以下以Xilinx公司的Virtex系列芯片XCV50为例结合附图和具体实施方式对本发明进一步说明。
如图3所示，为XCV50的IOB配置为IOBUF的示意图。一般情况下IOBUF的输入为PAD，且必须使用T端口控制输出信号。本配置下使得T无效，不使用PAD，则信号在IOB中形成了OBUF到IBUF的通路，模拟了信号从PAD进出到IBUF的情况。
如图4所示，是将XCV50的IOB配置为IBUF来关断TPG的输出，表明可以在基本不更改测试设计的情况下，将BIST移植到机台上，可以方便的验证TPG设计和进行更复杂的测试图形输入。
如图5所示，当测试图形输入中有两个信号，这两个信号间仅有一个时钟周期的延时的时候，可以进行的优化。这时每个IOB可以输出两个信号，比传统的TPG效率更高。
该实现方案的实现方法是：1.根据芯片互联线架构，设计TPG/ORA的原型；2.在TPG的输出端放入IOBUF；3. 根据测试的需求对芯片的互联进行划分， 确定CUT；4.设计测试对应的机台向量。
这样，可以使用IOB中的触发器，将TPG的信号分成两组；在ORA的输入端加入IOBUF，在机台测试时，可以进行故障的定位与诊断。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。
Claims (4)
1.一种FPGA互联线测试方法，其特征在于，包括如下步骤：
信号步骤：在FPGA内部建立测试电路，由该测试电路产生测试信号；
驱动步骤：所述测试信号输入到驱动电路然后输出驱动测试信号；
测试步骤：所述测试信号输入到被测试模块，获得相应的输出信号，以判定被测试模块的互联线状况；
其中，所述被测试模块采用接口模块；相应的，所述驱动电路采用接口缓冲模块，将所述测试电路产生的电平信号转化成匹配于所述接口模块输入的电平信号。
2.如权利要求1所述的FPGA互联线测试方法，其特征在于，所述被测试模块包括至少两种不同的输入电平的模块；所述接口缓冲模块包括至少两种不同的类型的模块，以匹配于相应的被测试模块。
3.如权利要求1或2所述的FPGA互联线测试方法，其特征在于，所述测试电路采用测试图形产生电路。
4.如权利要求1或2所述的FPGA互联线测试方法，其特征在于，所述测试步骤中，采用与所述测试模块输出端耦合的测试响应检验电路以获取相应的输出信号。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2011102550869A CN102736023A (zh) | 2011-08-31 | 2011-08-31 | 在一种fpga互联线测试方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2011102550869A CN102736023A (zh) | 2011-08-31 | 2011-08-31 | 在一种fpga互联线测试方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN102736023A true CN102736023A (zh) | 2012-10-17 |
Family
ID=46991865
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2011102550869A Pending CN102736023A (zh) | 2011-08-31 | 2011-08-31 | 在一种fpga互联线测试方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN102736023A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111812490A (zh) * | 2019-04-12 | 2020-10-23 | 上海复旦微电子集团股份有限公司 | 一种测试fpga芯片中信号传输延时的方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6202182B1 (en) * | 1998-06-30 | 2001-03-13 | Lucent Technologies Inc. | Method and apparatus for testing field programmable gate arrays |
| US6966020B1 (en) * | 2001-07-03 | 2005-11-15 | Agere Systems Inc. | Identifying faulty programmable interconnect resources of field programmable gate arrays |
| CN101551439A (zh) * | 2009-02-24 | 2009-10-07 | 北京时代民芯科技有限公司 | 一种fpga输入输出模块的内建自测试方法 |
| CN101515020B (zh) * | 2009-03-05 | 2011-05-04 | 北京时代民芯科技有限公司 | 一种fpga逻辑资源的内建自测试方法 |
-
2011
- 2011-08-31 CN CN2011102550869A patent/CN102736023A/zh active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6202182B1 (en) * | 1998-06-30 | 2001-03-13 | Lucent Technologies Inc. | Method and apparatus for testing field programmable gate arrays |
| US6966020B1 (en) * | 2001-07-03 | 2005-11-15 | Agere Systems Inc. | Identifying faulty programmable interconnect resources of field programmable gate arrays |
| CN101551439A (zh) * | 2009-02-24 | 2009-10-07 | 北京时代民芯科技有限公司 | 一种fpga输入输出模块的内建自测试方法 |
| CN101515020B (zh) * | 2009-03-05 | 2011-05-04 | 北京时代民芯科技有限公司 | 一种fpga逻辑资源的内建自测试方法 |
Non-Patent Citations (1)
| Title |
|---|
| 孙立波 等: "基于SRAM型FPGA测试技术的研究", 《研究与开发》, vol. 30, no. 5, 31 May 2011 (2011-05-31) * |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111812490A (zh) * | 2019-04-12 | 2020-10-23 | 上海复旦微电子集团股份有限公司 | 一种测试fpga芯片中信号传输延时的方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101553489B1 (ko) | 고속 입력/출력 인터페이스를 사용하여 검사하는 집적회로 | |
| JP4388903B2 (ja) | Ｊｔａｇ試験方式 | |
| US8438439B2 (en) | Integrated circuit having a scan chain and testing method for a chip | |
| US20140032986A1 (en) | System and method for performing scan test | |
| US20140101500A1 (en) | Circuits and methods for functional testing of integrated circuit chips | |
| US20110260767A1 (en) | System and device for reducing instantaneous voltage droop during a scan shift operation | |
| US7132823B2 (en) | Design for test for a high speed serial interface | |
| CN106526463B (zh) | 具扫描测试的集成电路及其测试方法 | |
| US8612815B2 (en) | Asynchronous circuit with an at-speed built-in self-test (BIST) architecture | |
| US20190033371A1 (en) | 3d tap & scan port architectures | |
| CN103383416B (zh) | 测试片外驱动器的阻抗的电路与方法 | |
| US8145963B2 (en) | Semiconductor integrated circuit device and delay fault testing method thereof | |
| US7308630B2 (en) | Mechanism to provide test access to third-party macro circuits embedded in an ASIC (application-specific integrated circuit) | |
| CN101982788B (zh) | 基于ieee1500标准的ip核测试传输组件及其控制方法 | |
| CN102736023A (zh) | 在一种fpga互联线测试方法 | |
| US20030196150A1 (en) | Differential self-test of input/output circuits | |
| CN114882934A (zh) | 测试电路 | |
| KR101161811B1 (ko) | 고속 신호 전송용 번인 테스트 장치와 그를 위한 번인보드 및 번인보드의 고속 신호 전송 방법 | |
| US20130314102A1 (en) | Delay fault testing for chip i/o | |
| US7285974B2 (en) | Large scale integrated circuit | |
| US9726722B1 (en) | Systems and methods for automatic test pattern generation for integrated circuit technologies | |
| TW201333503A (zh) | 運用於高速輸出入埠上的內建自測試電路 | |
| CN110118921B (zh) | 集成电路输入端测试装置及集成电路 | |
| CN101452050B (zh) | 一种iob测试方法 | |
| JP3166060U (ja) | 回路裝置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C53 | Correction of patent of invention or patent application | ||
| CB02 | Change of applicant information |
Address after: 518000 Guangdong city of Shenzhen province Nanshan District Gao Xin Road No. 015 building six layer A in micro research Applicant after: Shenzhen Guowei Electronics Co., Ltd. Address before: 518057 Guangdong city of Shenzhen province high tech Industrial Park South high SSMEC 6 storey building Applicant before: Guowei Electronics Co., Ltd., Shenzhen |
|
| COR | Change of bibliographic data |
Free format text: CORRECT: APPLICANT; FROM: GUOWEI ELECTRONICS CO., LTD., SHENZHEN TO: SHENZHEN STATEMICRO ELECTRONICS CO., LTD. |
|
| C12 | Rejection of a patent application after its publication | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20121017 |