CN102693948A - 封装结构 - Google Patents
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- 238000012856 packing Methods 0.000 title claims abstract description 11
- 238000003466 welding Methods 0.000 claims abstract description 41
- 239000004065 semiconductor Substances 0.000 claims abstract description 33
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 16
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 16
- 239000010931 gold Substances 0.000 claims description 16
- 229910052737 gold Inorganic materials 0.000 claims description 16
- 238000005728 strengthening Methods 0.000 claims description 16
- 239000000126 substance Substances 0.000 claims description 9
- 239000000084 colloidal system Substances 0.000 claims description 8
- 229910052759 nickel Inorganic materials 0.000 claims description 8
- 238000007747 plating Methods 0.000 claims description 8
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 5
- 239000000463 material Substances 0.000 claims description 5
- BSIDXUHWUKTRQL-UHFFFAOYSA-N nickel palladium Chemical compound [Ni].[Pd] BSIDXUHWUKTRQL-UHFFFAOYSA-N 0.000 claims description 4
- 239000003755 preservative agent Substances 0.000 claims description 4
- 230000002335 preservative effect Effects 0.000 claims description 4
- 230000002787 reinforcement Effects 0.000 abstract description 4
- 230000000149 penetrating effect Effects 0.000 abstract 1
- 229910052751 metal Inorganic materials 0.000 description 15
- 239000002184 metal Substances 0.000 description 15
- 229910052802 copper Inorganic materials 0.000 description 8
- 239000010949 copper Substances 0.000 description 8
- 238000000034 method Methods 0.000 description 8
- 238000005260 corrosion Methods 0.000 description 5
- 230000007797 corrosion Effects 0.000 description 5
- 238000013461 design Methods 0.000 description 5
- 238000004806 packaging method and process Methods 0.000 description 5
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 4
- 150000001879 copper Chemical class 0.000 description 4
- 230000001771 impaired effect Effects 0.000 description 4
- 238000013508 migration Methods 0.000 description 4
- 230000005012 migration Effects 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 230000009286 beneficial effect Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000005538 encapsulation Methods 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000007654 immersion Methods 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
- H01L2224/48228—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item the bond pad being disposed in a recess of the surface of the item
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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Abstract
本发明提供一种封装结构，包括：介电层，具有相对的第一及第二表面，且具有多个贯穿第一及第二表面的穿孔；强化层，设于介电层上；线路层，设于介电层上，且具有多个打线垫及连接打线垫的植球垫；第一防焊层，设于介电层上，且形成多个使所述打线垫外露出的第一开孔；第二防焊层，设于介电层上，形成多个使所述植球垫外露出的第二开孔；以及半导体芯片，设于第一防焊层上，由导线连接外露于所述穿孔的打线垫；如此以使得开孔不须经长时间腐蚀，且形成开孔后不会伤及打线垫及植球垫，因该强化层的表面未受破坏，所以形成于其上的第一防焊层保持平整，当该半导体芯片置放于该第一防焊层上时，该半导体芯片可保持平稳且位置不偏移。
Description
技术领域
本发明涉及一种封装结构，尤其涉及一种使半导体芯片保持平稳且位置不偏移的封装结构。
背景技术
随着半导体封装技术的演进，除传统连线焊接(Wire bonding)及覆晶(Flipchip)的半导体封装技术外，目前半导体器件(Semiconductor device)已开发出不同的封装形态，例如直接在一封装基板(package substrate)中嵌埋一芯片，此种封装件能缩减整体封装结构的体积并提升电性功能，且可配合各种封装形式作变化。
请参阅图1A至图1D所示，此为现有技术中封装结构的制法示意图。如图1A所示，现有技术的封装结构提供一铜基板10，而铜基板10具有相对的第一表面10a与第二表面10b，于该第一表面10a与第二表面10b上分别形成图案化光阻层110与阻层111，再对该铜基板10进行腐蚀过程，以形成一容置槽12a与多个凹槽12b。如图1B所示，于该容置槽12a的壁面上镀上第一金属层120a，且于该凹槽12b的壁面上镀上第二金属层120b，再移除该图案化光阻层110与阻层111。如图1C所示，于该容置槽12a底部的第一金属层120a上涂布黏胶层15以黏置半导体芯片13，该半导体芯片13具有多个电极垫130，由导线14电性连接该第二金属层120b。接着，于该铜基板10上形成封装胶体17，以包覆该半导体芯片13与导线14。如图1D所示，移除该铜基板10，以外露该第一金属层120a及第二金属层120b，且该第二金属层120b作为凸接点16。该半导体芯片13上的电极垫130可经由导线14与凸接点16而外接至印刷电路板。
然而，在现有技术中，因该容置槽12a与凹槽12b经腐蚀过程所形成，导致于槽底必定产生不平整的现象，以致于当该半导体芯片13置放于该容置槽12a中时，会造成不平稳且偏移的问题；且该封装体无强化结构，遇外力易弯曲变形。
而且，当腐蚀去除该铜基板10，因该容置槽12a与凸接点16间的厚度差异，需较多腐蚀时间，容易造成该第一金属层120a及第二金属层120b受损。
因此，如何避免现有技术中封装结构的种种缺失，确实已成为目前亟欲解决的课题。
发明内容
鉴于上述现有技术的种种缺失，本发明的一目的在于提供一种封装结构，能使其半导体芯片保持平稳且位置不偏移，并使封装结构具有一定强度不易弯曲变形。
本发明的另一目的在于提供一种封装结构，能使其打线垫于封装时不会受损。
为达到上述目的，本发明提供一种封装结构，其中，包括：
介电层，具有相对的第一表面及第二表面，且具有多个贯穿该第一及第二表面的穿孔；
强化层，设于该介电层的第一表面上；
线路层，设于该介电层的第二表面上，且该线路层具有多个外露于所述穿孔的打线垫及电性连接该打线垫的植球垫；
第一防焊层，设于该介电层的第一表面及强化层上，且该第一防焊层形成多个第一开孔，以使所述打线垫外露于所述第一开孔；
第二防焊层，设于该介电层的第二表面及线路层上，且该第二防焊层形成多个第二开孔，以使所述植球垫外露于所述第二开孔；以及
半导体芯片，设于该第一防焊层上，且该半导体芯片由导线电性连接外露于所述穿孔的打线垫。
根据本发明的构思，其中，该半导体芯片具有相对的作用面及非作用面，该作用面具有多个电性连接所述导线的电极垫，该非作用面结合至该第一防焊层上。
根据本发明的构思，其中，还包括表面处理层，设于该打线垫及植球垫上。
根据本发明的构思，其中，形成该表面处理层的材料选自由电镀镍/金、化学镀镍/金、化镍浸金(ENIG)、化镍钯浸金(ENEPIG)、化学镀锡(ImmersionTin)及有机保焊剂(OSP)所组成的群组。
根据本发明的构思，其中，还包括焊球，设于该第二开孔中的植球垫上。
根据本发明的构思，其中，还包括封装胶体，设于该第一防焊层上、第一开孔及穿孔中，以覆盖半导体芯片、导线及所述打线垫。
综上所述，本发明封装结构因该强化层的表面未受破坏，因而形成于其上的第一防焊层保持平整。相较于现有技术，当该半导体芯片置放于该第一防焊层上时，该半导体芯片可保持平稳且位置不偏移。而且，因贯穿的穿孔不须经长时间腐蚀，以使形成开孔后不会伤到打线垫及植球垫，因而提升电性连接的品质。
附图说明
图1A至图1D为现有技术中封装结构的制法的剖视图；
图2A至图2E为本发明封装结构的制法的剖视图；
图3A为本发明封装结构未形成封装胶体的仰视图；
图3B为本发明封装结构未形成封装胶体的俯视图。
主要元件符号说明
封装结构1，2
铜基板10
第一表面10a，20a
第二表面10b，20b
图案化光阻层110
阻层111
容置槽12a
凹槽12b
第一金属层120a
第二金属层120b
半导体芯片13，23
电极垫130，230
导线14，24
黏胶层15
凸接点16
封装胶体17，27
介电层20
金属层200
穿孔201
强化层21a
开口210a
线路层21b
打线垫210
植球垫211
第一防焊层22a
第二防焊层22b
第一开孔220a
第二开孔220b
作用面23a
非作用面23b
表面处理层25
焊球26
具体实施方式
下面结合实施例及其附图，对本发明作进一步详细说明。
请参阅图2A至图2E所示，此为本发明所提供的封装结构2的其中一种制法的剖视图。
如图2A所示，本发明提供的封装结构2包括一介电层20，具有相对的第一表面20a及第二表面20b，且于该介电层20的第一及第二表面20a，20b上分别具有强化层21a及金属层200。其中，形成该强化层21a的材质为金属材质，例如：铜。
如图2B所示，此为图案化过程，以使该金属层200形成线路层21b，且该线路层21b具有多个打线垫210及电性连接该打线垫210的植球垫211，而于该强化层21a上形成多个对应该打线垫210的开口210a，以外露出该介电层20的部分第一表面20a。
如图2C所示，于该介电层20的第一表面20a及强化层21a上形成第一防焊层22a，而于该介电层20的第二表面20b及线路层21b上形成第二防焊层22b；且于该第一防焊层22a上形成多个对应该开口210a且尺寸小于该开口210a的第一开孔220a，以外露出该介电层20的部分第一表面20a。又于该第二防焊层22b上形成多个外露该植球垫211的第二开孔220b。
如图2D所示，于该第一开孔220a中形成贯穿该介电层20的穿孔201，以外露出所述打线垫210。
如图2E所示，于该第一防焊层22a上结合半导体芯片23，且该半导体芯片23由导线24经该穿孔201以电性连接所述打线垫210，又于该第一防焊层22a上、第一开孔220a及穿孔201中形成封装胶体27，以覆盖半导体芯片23、导线24及所述打线垫210；最后，可于该第二开孔220b中的植球垫211上结合焊球26，以供电性连接至印刷电路板。
然而，在形成该导线24与焊球26之前，可先于该打线垫210及植球垫211上形成表面处理层25，且形成该表面处理层25的材料选自由电镀镍/金、化学镀镍/金、化镍浸金(ENIG)、化镍钯浸金(ENEPIG)、化学镀锡(ImmersionTin)及有机保焊剂(OSP)所组成的群组。
本发明的封装结构2中，因该强化层21a除开口210a外的表面并未受破坏，所以形成于该强化层21a上的第一防焊层22a保持平整。因此，当该半导体芯片23置放于该第一防焊层22a上时，可避免现有技术中的不平稳与偏移的问题。
而且，因该穿孔201仅贯穿该介电层20而未破坏该打线垫210表面，所以该打线垫210表面保持平整；且该穿孔201因介电层20厚度一致，并不需要长时间腐蚀，可避免现有技术中的外接凸点的金属层受损的问题。
由上述可知，本发明的封装结构2包括：具有相对的第一及第二表面20a，20b的介电层20、设于该介电层20的第一表面20a上的强化层21a、设于该介电层20的第二表面20b上的线路层21b、设于该介电层20的第一表面20a及强化层21a上的第一防焊层22a、设于该介电层20的第二表面20b及线路层21b上的第二防焊层22b、以及设于该第一防焊层22a上的半导体芯片23。
所述的介电层20具有多个贯穿该第一及第二表面20a，20b的穿孔201。
所述的强化层21a用以支撑及加强结构。
所述的线路层21b具有多个外露于所述穿孔201的打线垫210及电性连接该打线垫210的植球垫211。
所述的第一防焊层22a形成多个对应该穿孔201的第一开孔220a，以使所述打线垫211外露于所述第一开孔220a。
所述的第二防焊层22b形成多个第二开孔220b，以使所述植球垫211外露于所述第二开孔220b。
所述的半导体芯片23具有相对的作用面23a及非作用面23b，该作用面23a具有多个电极垫230以由导线24电性连接外露于所述穿孔的打线垫，该非作用面23b结合至该第一防焊层22a上。
所述的封装结构2还包括表面处理层25，设于该打线垫210及植球垫211上，且形成该表面处理层25的材料选自由电镀镍/金、化学镀镍/金、化镍浸金(ENIG)、化镍钯浸金(ENEPIG)、化学镀锡(Immersion Tin)及有机保焊剂(OSP)所组成的群组。
所述的封装结构2还包括焊球26，设于该第二开孔220b中的植球垫211上。
所述的封装结构2还包括封装胶体27，设于该第一防焊层22a上、第一开孔220a及穿孔201中，以覆盖半导体芯片23、导线24及所述打线垫210。
综上所述，本发明封装结构因该强化层的表面未受破坏，所以形成于其上的第一防焊层保持平整。因此，当该半导体芯片置放于该第一防焊层上时，该半导体芯片可保持平稳且位置不偏移，以利于导线的接置而提升电性连接的品质。
而且，因贯穿的穿孔未破坏该打线垫表面，所以该打线垫表面保持平整；且该穿孔因介电层厚度一致，并不需要长时间腐蚀，而造成该打线垫受损，以利于电性导通而提升电性连接的品质。
以上所述仅为本发明的较佳可行实施例，非因此局限本发明的保护范围，故凡运用本发明所作的等效技术变化，均包含于本发明的保护范围内。
Claims (6)
1.一种封装结构，其特征在于，包括：
介电层，具有相对的第一表面及第二表面，且具有多个贯穿该第一及第二表面的穿孔；
强化层，设于该介电层的第一表面上；
线路层，设于该介电层的第二表面上，且该线路层具有多个外露于所述穿孔的打线垫及电性连接该打线垫的植球垫；
第一防焊层，设于该介电层的第一表面及强化层上，且该第一防焊层形成多个第一开孔，以使所述打线垫外露于所述第一开孔；
第二防焊层，设于该介电层的第二表面及线路层上，且该第二防焊层形成多个第二开孔，以使所述植球垫外露于所述第二开孔；以及
半导体芯片，设于该第一防焊层上，且该半导体芯片由导线电性连接外露于所述穿孔的打线垫。
2.如权利要求1所述的封装结构，其特征在于，该半导体芯片具有相对的作用面及非作用面，该作用面具有多个电性连接所述导线的电极垫，该非作用面结合至该第一防焊层上。
3.如权利要求1所述的封装结构，其特征在于，还包括表面处理层，设于该打线垫及植球垫上。
4.如权利要求3所述的封装结构，其特征在于，形成该表面处理层的材料选自由电镀镍/金、化学镀镍/金、化镍浸金、化镍钯浸金、化学镀锡及有机保焊剂所组成的群组。
5.如权利要求1或3所述的封装结构，其特征在于，还包括焊球，设于该第二开孔中的植球垫上。
6.如权利要求1、3或5所述的封装结构，其特征在于，还包括封装胶体，设于该第一防焊层上、第一开孔及穿孔中，以覆盖半导体芯片、导线及所述打线垫。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201110078203.9A CN102693948B (zh) | 2011-03-24 | 2011-03-24 | 具有单层线路的封装结构 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201110078203.9A CN102693948B (zh) | 2011-03-24 | 2011-03-24 | 具有单层线路的封装结构 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102693948A true CN102693948A (zh) | 2012-09-26 |
| CN102693948B CN102693948B (zh) | 2015-03-04 |
Family
ID=46859305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201110078203.9A Expired - Fee Related CN102693948B (zh) | 2011-03-24 | 2011-03-24 | 具有单层线路的封装结构 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN102693948B (zh) |
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