CN102664174A - 半导体封装构造 - Google Patents

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Abstract

本发明公开一种半导体封装构造，其包括：一芯片，具有一有源表面；以及多个导电凸块，配置于所述芯片的有源表面，其中每一所述导电凸块具有一助焊结构，所述助焊结构包含至少两高低不同的表面。在所述导电凸块热压结合到一接垫上时，所述导电凸块的接合端的高低不同的表面可有效避免预填充的底胶中过多的填充粒子集中在所述导电凸块的接合处，进而改善所述导电凸块与接垫之间接合不良的问题。

Description

半导体封装构造
技术领域
本发明涉及一种封装构造，特别是有关于一种可以避免芯片凸块接合面因预填充底胶而产生接合不良的半导体封装构造。
背景技术
现今，半导体封装产业发展出各种不同型式的封装构造，以满足各种产品需求。
一般来说，在基本的半导体封装构造中，芯片会通过打线接合(wire bonding)或倒装芯片接合(flip chip bonding)的方式设置于一承载体上，使芯片通过导线(wire)或凸块(bump)而电性连接于承载体的接垫，同时芯片与承载体之间填充有封装胶体。所述承载体可为一基板，甚至是另一芯片；而为了迎合产品轻薄短小的概念，业者甚至发展出多颗芯片堆叠的封装产品，而此类封装产品的芯片的凸块之间的间距较微细。
目前具微细凸块间距的覆晶产品的制造过程中，会使用高温热压(thermalcompression bonding)工艺，其是预先在承载体上涂布非导电胶(non-conductivepaste，NCP)或铺设非导电膜(non-conductive film，NCF)，接着再进行芯片主动表面的导电凸块与承载体的接垫之间的热压接合。然而，所述导电凸块在热压时往往会因为非导电胶或非导电膜中过多的填充粒子(filler)陷在导电凸块与接垫之间的接合面处而产生接合不良的问题，因而进一步影响接合强度及电性连接可靠度。
故，有必要提供一种半导体封装构造，以解决现有技术所存在的问题。
发明内容
本发明主要目的在于提供一种半导体封装构造，其导电凸块具备能有效排出底胶中过多填充粒子(filler)的结构，可有效减少导电凸块与接垫之间接合不良的情形发生，提升接合强度、电性连接可靠度及产品的良率，以解决现有芯片的导电凸块在热压接合工艺时因为预填充的底胶中过多的填充粒子陷在导电凸块与接垫之间的接合面处而产生接合不良的技术问题。
本发明提供一种半导体封装构造，其包含一芯片以及多个导电凸块。所述芯片具有一有源表面以及所述多个导电凸块配置于所述芯片的有源表面，每一所述导电凸块具有一助焊结构，所述助焊结构包含至少两高低不同的表面，用以疏导填充粒子。
由于所述助焊结构具有高低不同的表面，可通过推挤有效疏导填充粒子，避免过多的填充粒子集中在导电凸块的接合处，进而改善导电凸块接合不良的问题。
附图说明
图1A是本发明半导体封装构造的导电凸块一实施例的剖视图；
图1B是图1A的导电凸块的中段部的俯视图；
图2A～2E是图1A的导电凸块一较佳实施例的工艺示意图；
图3是本发明半导体封装构造的导电凸块另一实施例的剖视图；
图4是本发明半导体封装构造的芯片与承载件结合时的示意图；
图5A是本发明半导体封装构造的接垫的一实施例的剖视图；
图5B是图5A的俯视图；
图5C是本发明半导体封装构造的接垫的另一实施例的剖视图；
图6是本发明半导体封装构造的接垫的再一实施例的剖视图；
图7A是本发明半导体封装构造的接垫的又一实施例的剖视图；
图7B为图7A的俯视图；
图8A是本发明半导体封装构造的接垫的又一实施例的剖视图；
图8B为图8A的俯视图；
图9A是本发明半导体封装构造的接垫的又一实施例的剖视图；
图9B为图9A的俯视图；及
图10是本发明半导体封装构造的接垫的又一实施例的剖视图；
具体实施方式
为让本发明上述目的、特征及优点更明显易懂，下文特举本发明较佳实施例，并配合附图，作详细说明如下。再者，本发明所提到的方向用语，例如「上」、「下」、「前」、「后」、「左」、「右」、「内」、「外」、「侧面」等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本发明，而非用以限制本发明。
本发明提供一种半导体封装构造，其主要包括一芯片及数个导电凸块。所述芯片具有一有源表面，而所述导电凸块是用以配置于所述芯片的有源表面，使所述芯片通过所述导电凸块来与其它承载件(carrier)电性连接，所述承载件例如可以是一下芯片或一硅中介层(silicon interposer)等。
参照图1A所示，其揭示本发明一实施例的半导体封装构造的导电凸块的剖视图，其中一导电凸块1主要包括依序堆叠的一底柱10、一中段部11及一焊料部12。
所述底柱10优选为一铜柱凸块(Cu pillar)，其连接于一芯片的有源表面的电性接点。所述底柱10的宽度W1优选为15～40毫米，其高度H1优选为5～30毫米。
所述中段部11为一金属层，可选自镍、金、钯或上述金属的任一形式的组合，例如复合叠层或合金；所述中段部11是设于所述底柱10的顶面，且所述中段部11的顶面凸伸出一第一突起部110。所述中段部11的宽度W2优选为15～40毫米，其高度H2优选为1～3毫米；所述第一突起部110的宽度W3优选为8～20毫米，其高度H3优选为1～3毫米。
所述第一突起部110的顶面的高度大于所述中段部11的顶面的高度，所述中段部11的顶面与所述第一突起部110的顶面所形成的高低不同的表面可构成一助焊结构。当所述导电凸块1在进行高温热压接合时，所述第一突起部110可对底胶(非导电胶或非导电膜)中的填充粒子产生径向向外推挤作用，进而疏导填充粒子，避免过多填充粒子集中在导电凸块1与承载件的接垫的接合处。
所述焊料部12优选为一锡块。
参照图1B所示，其揭示图1A的导电凸块中段部的俯视图。所述第一中段部11的第一突起部110是呈往中心升高的同心圆状。
参照图2A～2E所述，其概要揭示图1A的导电凸块工艺示意图。所述包含助焊结构的导电凸块可通过光刻工艺米形成。
参照图2A所示，提供一芯片2，所述芯片2的一有源表面具有一防焊层(solder mask)裸露出数个导电接点20，所述导电接点20可选择形成一凸块底金属层(UBM)21，例如镍/金(Ni/Au)或镍/钯/金(Ni/Pd/Au)等，但不限于此。所述凸块底金属层21上也可选择形成一种子层(未绘示)，例如钛/铜(Ti/Cu)或钛/钨(Ti/W)等，但不限于此；接着，对所述芯片2的有源表面进行涂布光刻胶(photoresist)层200或贴上由光刻胶制成的干膜(dry film)，并通过曝光显影工艺使所述光刻胶层200形成一窗口201，进而裸露所述导电接点20上的凸块底金属层21。接着，在所述窗口201中电镀一铜层于所述导电接点20及凸块底金属层21上，以构成所述底柱10。
参照图2B所示，在所述窗口201中，一金属层会接着镀在所述底柱10的顶面上，以构成所述中段部11。
参照图2C所示，再进一步于所述光刻胶层200及所述中段部11的顶面上形成另一光刻胶层210，所述光刻胶层210具有一窗口211，其孔径小于所述窗口201的孔径。接着，在所述窗口211中，利用电镀工艺在所述中段部11的顶面上形成一金属层，以做为所述第一突起部110。
参照图2D所示，接着去除原光刻胶层200及210，再于所述芯片2的有源表面上重新形成另一光刻胶层220，所述光刻胶层220具有一窗口221，所述窗口221裸露出所述中段部11及第一突起部110的顶面。
参照图2E所示，在所述窗口221中，再利用电镀工艺于所述中段部11上方镀上锡块以构成所述焊料部12，最后移除所述光刻胶层220，再经过回焊(reflow)步骤，使所述焊料部12凝聚成如图1A所示的球状。
参考图3所示，在另一实施例中，所述导电凸块1的底柱10可通过类似上述的多道光刻工艺而使其顶面凸伸出一底柱突起部100，所述底柱10的宽度W1优选为15～40毫米，其高度H1优选为5～30毫米，之后再于所述底柱10的顶面设置所述中段部11，所述中段部11的宽度W2优选为15～40毫米，其高度H2优选为1～3毫米，所述中段部11的第一突起部110即可随着所述底柱突起部100的形状而成形，并包覆所述底柱突起部100。
所述底柱突起部100的宽度优W4选为4～10毫米，其高度H4优选为1～3毫米；所述第一突起部110的宽度W3优选为8～20毫米，其高度H3优选为1～3毫米。
参照图4所示，其揭示本发明半导体封装构造的芯片与承载件结合的示意图。
一芯片2的一朝下的有源表面配置有数个导电凸块1，所述导电凸块1的构造如图1A或图3所示。当配置有所述导电凸块1的所述芯片2通过高温热压步骤来设置于一承载件3上时，所述承载件3的一背面设有数个接垫30，且其背面会在结合所述芯片2之前预先涂上一层底胶300(例如非导电胶或非导电膜)；所述芯片2设于所述承载件3的背面，所述芯片2的有源表面上所设置的导电凸块1会对应连接所述接垫30。在热压结合期间，所述焊料部12受热而熔化或软化，但所述底柱10、中段部11及第一突起部110基本上仍为固态并具足够硬度。因此，所述焊料部12接触所述接垫30会变形结合在所述接垫30上，同时所述导电凸块1的所述第一突起部110构成的助焊结构则会对所述底胶300内的填充粒子产生径向向外推挤作用，将多余的填充粒子径向向外排挤出所述导电凸块1与接垫30之间的接合处，进而使得所述焊料部12与所述接垫30之间具有更多的接触面积，达到更好的焊接结合效果。
值得注意的是，所述导电凸块1的助焊结构不仅限于上述实施例，只要其能够以高低不同的表面来对多余填充粒子产生疏导作用即可。
再者，前述承载件3可为一下芯片或是一硅中介层，其朝上的背面上的接垫30可以通过数个穿硅导通孔31进一步与其朝下的有源表面32作电性连接，所述有源表面32可以再通过多个凸块33设置于一电路基板34上，以构成完整的多芯片封装产品。且为求更佳的结合效果，所述承载件3的接垫30亦可通过前述的光刻工艺来形成类似前述导电凸块1的结构，也就是说，所述接垫30可进一步具有一第二助焊结构，所述第二助焊结构包含至少两高低不同的表面。
请参考图5A所示，其揭示本发明半导体封装构造的接垫的一实施例的剖视图。本实施例中，所述接垫30包括依序堆叠的一第二底柱31及一第二中段部32。所述第二中段部32的顶面用以朝向所述导电凸块1(如图4所示)；所述第二中段部32的顶面凸伸出一第二突起部320a而构成所述第二助焊结构。所述第二中段部32的第二突起部320a是呈往中心升高的阶梯状，并包括至少两个阶层。所述第二底柱31的宽度W5优选为15～40毫米，其高度H5优选为1～5毫米；所述第二中段部32的宽度W6优选为15～40毫米，其高度H6优选为1～3毫米；所述第二突起部320a的第一阶层的宽度W7优选为10～20毫米，其第一阶层的高度H7优选为1～3毫米；所述第二突起部320a的第二阶层的宽度W8优选为5～10毫米，其第二阶层的高度H8优选为1～3毫米。第二助焊结构的接垫同样可以通过类似于前述导电凸块1的光刻工艺来成形，在此不再赘述。
参考图5B所示，其揭示图5A的导电凸块中段部的俯视图，其中所述第二中中段部32的第二突起部320a是呈同心圆状。
参考图5C所示，所述第二中段部32的顶面可进一步镀上一助焊层33。所述第二底柱31优选为一铜柱凸块；所述第二中段部32可选自镍、金、钯或上述金属的任一形式的组合，例如复合叠层或合金；而所述助焊层33可选自金、钯、锡或金属的任一形式的组合，例如复合叠层或合金。
参考图6所示，其揭示半导体封装构造接垫的再一实施例的剖视图。所述第二底柱31可通过光刻工艺而使其顶面凸伸出一第三突起部310，之后再于第二底柱31的顶面设置所述第二中段部32，第二中段部32的第二突起部320a即可随着所述第三突起部310的形状而成形，并包覆所述第三突起部310。所述第三突起部310的宽度W9优选为5～10毫米，其高度H9优选为1～3毫米。
参考图7A所示，其揭示本发明半导体封装构造的接垫的又一实施例的剖视图。所述第二中段部32的第二突起部320b是呈往边缘升高的阶梯状，并包括至少两个阶层。所述第二底柱31的宽度W5优选为15～40毫米，其高度H5优选为1～5毫米；所述第二中段部32的宽度W6优选为15～40毫米，其高度H6优选为1～3毫米；所述第二突起部320b的第一阶层的宽度W10优选为8～20毫米，其第一阶层的高度H10优选为1～3毫米；所述第二突起部320b的第二阶层的宽度W11优选为4～10毫米，其第二阶层的高度H11优选为1～3毫米。
参考图7B所示，其揭示图7A的导电凸块中段部的俯视图，所述第二中段部32的第二突起部320b呈偏心圆状。
参考图8A所示，其揭示本发明半导体封装构造的接垫的又一实施例的剖视图。所述接垫30的第二中段部32的顶面可凹陷形成一井部320c来构成所述第二助焊结构。所述井部320c可提供一容置空间，当所述接垫30与所述导电凸块接合时，多余的填充粒子可受到导电凸块的推挤而集中容置于所述井部320c，使未排出的填充粒子被集中，进而减少填充粒子在结合面影响结合强度的程度。所述第二中段部32的宽度W6优选为15～40毫米，其高度H6优选为1～3毫米；所述井部320c的宽度W12优选为8～20毫米，其深度D1优选为1～3毫米。
参考图8B所示，其揭示图8A的导电凸块中段部的俯视图。所述第一中段部32的一井部320c是呈往中心凹陷的同心圆状。
参考图9A所示，其揭示半导体封装构造接垫的再一实施例的剖视图。所述接垫30的第二中段部32的顶面可凹陷形成凹槽320d来构成所述第二助焊结构。所述凹槽320d不仅可提供容置空间，一旦填充粒子过多时，所述凹槽320d还可进一步提供径向向外疏导填充粒子的渠道，将填充粒子导引出接合处。所述第二中段部32的宽度W6优选为15～40毫米，其高度H6优选为1～3毫米；所述凹槽320d的宽度W13优选为4～10毫米，其深度D2优选为1～3毫米。
参考图9B所示，其揭示图9A的导电凸块中段部的俯视图。所述第二中段部32的一凹槽320d是呈十字形或米字形状。
参考图10所示，其揭示半导体封装构造接垫的再一实施例的剖视图。所述第二中段部32也可进一步包覆所述第二底柱31的侧表面。上述接垫的结构同样可以通过类似的光刻工艺米成形，在此不再赘述。
本发明已由上述相关实施例加以描述，然而上述实施例仅为实施本发明的范例。必需指出的是，已公开的实施例并未限制本发明的范围。相反地，包含于权利要求书的精神及范围的修改及均等设置均包括于本发明的范围内。

Claims (10)

1.一种半导体封装构造，其特征在于：所述半导体封装构造包含：
一芯片，具有一有源表面；以及
多个导电凸块，配置于所述芯片的有源表面，其中每一所述导电凸块具有一助焊结构，所述助焊结构包含至少两高低不同的表面。
2.如权利要求1所述的半导体封装构造，其特征在于：每一所述导电凸块包括依序堆叠的一底柱、一中段部及一焊料部；所述中段部的顶面凸伸出一第一突起部而构成所述助焊结构。
3.如权利要求2所述的半导体封装构造，其特征在于：所述中段部设于所述底柱的顶面，所述底柱的顶面凸伸出一底柱突起部；所述中段部的第一突起部包覆所述底柱突起部。
4.如权利要求2所述的半导体封装构造，其特征在于：所述底柱为一铜柱凸块；所述中段部的材质选自镍、金、铂或其组合。
5.如权利要求1所述的半导体封装构造，其特征在于：进一步包括一承载件，所述承载件的一朝上的背面设有数个接垫；所述芯片是设于所述承载件的背面上，其中所述导电凸块对应连接所述接垫；所述接垫具有一第二助焊结构，所述第二助焊结构包含至少两高低不同的表面。
6.如权利要求5所述的半导体封装构造，其特征在于：所述承载件与所述芯片之间预填充有一底胶。
7.如权利要求5所述的半导体封装构造，其特征在于：每一所述接垫包括依序堆叠的一第二底柱及一第二中段部；所述第二中段部的顶面朝向所述导电凸块；所述第二中段部的顶面凸伸出一第二突起部而构成所述第二助焊结构。
8.如权利要求5所述的半导体封装构造，其特征在于：每一所述接垫包括依序堆叠的一第二底柱及一第二中段部；所述第二中段部的顶面朝向所述导电凸块；所述第二中段部的顶面凹陷形成一井部而构成所述第二助焊结构。
9.如权利要求5所述的半导体封装构造，其特征在于：每一所述接垫包括依序堆叠的一第二底柱及一第二中段部；所述第二中段部的顶面朝向所述导电凸块；所述第二中段部的顶面凹陷形成数个凹槽而构成所述第二助焊结构。
10.如权利要求7、8或9所述的半导体封装构造，其特征在于：所述第二中段部进一步包覆所述第二底柱的侧表面。
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