CN102663984A - 一种arm信号扩展显示装置 - Google Patents

Abstract

本发明公开了一种ARM信号扩展显示装置，该装置包括一ARM9系统电路，用于产生ARM图像信号；一可编程器件FPGA，用于控制与图形缩放；一高速数据存储器，用于存储输入数字视频数据帧，输出数字视频数据帧；一输出数字视频信号变换器，用于把数字视频信号编码成外部显示设备所能识别的信号；一LCD显示屏，用于数字视频信号转化为人眼可以直接感知的信息。本发明扩展了ARM信号的分辨率，便于观察图形，增加图形表现力。

Description

一种ARM信号扩展显示装置

技术领域

本发明涉及图像信息处理技术，尤其是一种将精简指令集微处理器（ARM）信号的分辨率扩展为更高的显示分辨率的装置。

背景技术

在21世纪的信息社会，数字化的显示技术得到了快速的发展，同时也是数字集成电路广泛应用的社会，ARM作为目前全球最大的嵌入式芯片技术的IP提供商，引领业界嵌入式技术发展潮流。其所拥有的IP已经成为众多芯片设计公司采纳的一种技术标准和开发平台。所以基于ARM CORE的SOC已经成为嵌入式处理器的开发重点，因此可通过ARM实现LCD控制器来完成对嵌入式LCD屏的控制，如果利用TFT屏来支持显示的话，其分辨率偏低，对于观察和对图形细节的把握具有局限性，因此利用当今社会应用最广泛的专用集成电路（ASIC）芯片现场可编程门阵列（FPGA），搭建一个FPGA平台实现图像缩放器功能外接LCD显示器，来完成ARM信号显示的扩展显示,对ARM信号分辨率偏低的这一问题进行改善。

发明内容

本发明的目的是针对ARM信号分辨率偏低不利于观察的不足而提供一种ARM信号扩展显示装置，通过该装置来完成对ARM信号的扩展显示，便于观察图形，增加图形表现力。

本发明的目的是这样实现的：

一种ARM信号扩展显示装置，该装置包括：

一ARM9系统电路，用于产生ARM图像信号；

一可编程器件FPGA，用于控制与图形缩放，该FPGA包括输入时序控制器、FIFO1、FIFO2、图像缩放器、输出时序控制器和高速数据存储控制器，其中：FIFO1及输入时序控制器连接ARM9系统电路，图像缩放器连接FIFO1；

一高速数据存储器，连接FPGA的图像缩放器，用于存储输入数字视频数据帧，输出数字视频数据帧；

一输出数字视频信号变换器，连接FPGA的FIFO2及输出时序控制器，用于把数字视频信号编码成外部显示设备所能识别的信号（XGA或1080P等）；

一LCD显示屏，连接输出数字视频信号变换器，用于数字视频信号转化为人眼可以直接感知的信息。

所述可编程器件FPGA通过编写不同的FPGA程序使数字视频图像处理器电路具备不同的扩展能力，以实现扩展ARM图像信号为不同的格式。

本发明的ARM信号扩展显示过程包括以下步骤：

⑴、由ARM系统电路产生所需要扩展显示的图像信号；

⑵、FPGA根据接收到的ARM图像信号中的同步信号和数字信号，确定帧同步信号，从而确保从图像的起始部分开始进行图像处理；

⑶、FPGA对图像数据通过算法进行图像扩展，并把扩展后的图像数据送入到高速数据存储电路中；

⑷、FPGA把高速数据存储电路输出缓冲区中存储的数字视频数据送到数字视频信号变换器；

⑸、输出数字视频信号变换器把FPGA处理过的数字视频信号转换成XGA或者1080P格式信号；

⑹、LCD显示屏接收到所要转换的格式信号，并显示人眼可识别的图像信息。

本发明通过上述步骤后，对ARM图像进行了分辨率的扩展后，使人眼更易于观察图像，增加了ARM图像的表现力。

附图说明

图1为本发明FPGA结构示意图；

图2为本发明结构示意图。

具体实施方式

参阅图1，本发明以可编程器件FPGA为核心，FPGA包括输入时序控制器、FIFO1、FIFO2、图像缩放器、输出时序控制器和高速数据存储控制器。这些模块代码（软件）烧录在FPGA配置芯片中，上电后自动加载到可编程FPGA中。

输入时序控制器是根据输入视频信号的同步信号和时序要求，确保有效的图像数据能够顺利写入FIFO进行缓存；输出时序控制器是产生输出图像所必需的同步信号，场同步信号和行同步信号，来保证输出图像的数据与时序一致，从而使图像可以正确显示在显示器上。

对于两个时序控制器的控制设计，按照计数器的方法进行。例如VGA信号的1帧图像的总像素要求为800*525，其中有效像素为640*480，对于行扫描来说可设置1-96像素时钟计数为行同步信号，97-144像素时钟计数为行消隐后肩，145-784像素时钟计数为图像有效像素显示，685-800像素时钟计数为行消隐前肩，完成一行后，计数器置0，等待新的行同步信号到来再重新计数。在图像有效像素时钟内，让写入FIFO使能信号处于有效状态，而其余时间使能信号处于无效状态，这样可保证有效图像数据能准确写入FIFO进行缓存，等待下一步的处理。

FIFO模块为缓存模块，缓存少量数据，用于数据处理。

输出数字视频信号变换器是把数据信号、同步信号变换为适合视频显示的视频信号，使图像可以正确显示在显示器上。

FPGA主要完成对输入图像数据源进行分辨率的缩放，使用分级双线性插值算法，通过先对数据在水平方向上进行插值放大，然后再进行垂直方向上的放大。假设是把VGA（640*480）格式的ARM图像信号转换成XGA（1024*768）格式信号，是把原图像做5∶8的放大，所以根据分级双线性插值，先把原水平方向的5个像素点采用分8级双线性插值送入水平插值器。水平插值器的控制由计数器与使能信号一起控制，每5个时钟间隔，水平插值器使能端置于计算插值状态，把进入的5个值进行一次插值变成新的8个像素点，之后再等5个时钟等待新的值进入插值器进行插值，直到把1行640个像素点插值为1行1024个像素点，完成一行水平插值。然后在垂直方向完成5比8的转换，即5行数据变为8行的转换，插值过程是按垂直方向把原来的5行数据的采用分8级双线性插值，变换为新的8行数据，直到完成整1帧VGA格式图像到1帧XGA图像的放大。

高速数据存储控制器是对高速数据存储器进行控制的一个模块，把数据信号放在正确的存储地址中，以便于处理后的图像数据能准确无误的存储到高速数据存储器中。

参阅图2，本发明的工作过程：

装置上电后，ARM系统板通过编写代码和给予指令让其产生图像数据，作为图像数据源，其格式为VESA标准的VGA信号（包括同步信号和数据信号），以便于可编程芯片（FPGA）能接受处理，其由数据信号（R[7:0],G[7:0],B[7:0]）、时钟信号、行同步信号、场同步信号及使能信号这28个信号组成，然后把这些信号输入到FPGA中。

由ARM系统板产生的数据信号送到FPGA的FIFO1进行缓存，同步信号和使能信号送到FPGA中的输入时序控制器中，输入时序控制器根据输入的ARM图像的同步信号和时序要求，配合送到FIFO1的数据信号，以确保正确有效的图像数据写入FIFO1进行缓存。

当FIFO1里的数据量达到满足处理条件时，把FIFO1里的图像数据送入到图像缩放器进行处理。图像缩放器接收到图像数据后，通过双线性插值算法，对图像数据进行水平和垂直方向的插值，完成对图像数据的扩展。然后将完成扩展后的图像数据送到高速数据存储器中进行存储，其中高速数据存储控制器连接高速数据存储器，用于控制存储器的存储地址以及时序控制，来保证将正确的数据送入到高速数据存储电路中所指定的地址。

当高速数据存储器中的数据存到一定的数据量（如两帧图像）后把存储在高速数据存储器中的图像数据，送入到FPGA的FIFO2进行缓存，再通过输出数字视频信号变换器把FPGA处理过的数字视频信号转换成LCD显示屏接收到所要转换的格式信号，并显示人眼可识别的图像信息。

Claims (1)

1.一种ARM信号扩展显示装置，其特征在于该装置包括：

一ARM9系统电路，用于产生ARM图像信号；

一可编程器件FPGA，用于控制与图形缩放，该FPGA包括输入时序控制器、FIFO1、FIFO2、图像缩放器、输出时序控制器和高速数据存储控制器，其中：FIFO1及输入时序控制器连接ARM9系统电路，图像缩放器连接FIFO1；

一高速数据存储器，连接FPGA的图像缩放器，用于存储输入数字视频数据帧，输出数字视频数据帧；

一输出数字视频信号变换器，连接FPGA的FIFO2及输出时序控制器，用于把数字视频信号编码成外部显示设备所能识别的信号；

一LCD显示屏，连接输出数字视频信号变换器，用于数字视频信号转化为人眼可以直接感知的信息。

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