CN104459257A - 一种基于arm技术的信号监测显示装置 - Google Patents

Abstract

本发明公开了一种基于ARM技术的信号监测显示装置，包括分别与电源模块电连接的信号接收处理器、ARM系统板、A/D转换器、DDC控制器、可编程器件FPGA、高速数据存储器、输出数字信号变换器和LCD显示器，信号接收处理器、A/D转换器、DDC控制器、可编程器件FPGA、输出数字信号变换器和LCD显示器依次电通信连接，信号接收处理器、A/D转换器、DDC控制器、可编程器件FPGA分别与ARM系统板连接，可编程器件FPGA与高速数据存储器连接。本发明通过ARM系统板和可编程器件FPGA同时实现了信号的监测及显示功能，适用于各类需要信号监测及显示的领域，应用范围广。

Description

一种基于ARM技术的信号监测显示装置

技术领域

本发明涉及信号监测显示技术领域，具体是一种基于ARM技术的信号监测显示装置。

背景技术

现有的信号监测系统在接收信号或处理信号方面存在诸多的问题，对实时多任务的电信号监测的支持能力较差，甚至不能完成多任务的操作，并且中断操作的相应时间短；传统的信号监测系统中没有数据存储区域，无法存储电数字信息，往往导致其处理能力较差。

根据实际的需要，除了信号监测系统的信号监测功能外，很多领域还需要对信号进行实时处理并显示出来，以方便人们观察。通过同时对信号进行监测和显示，能够实时掌握到信号的状态，及时作出处理。

CN102651654A提供一种信号接收装置以及信号接收方法，而CN102854355A则提供一种信号显示装置以及方法。目前还没有一种较好的能够同时实现信号的检测与显示的装置。

发明内容

本发明的目的在于提供一种基于ARM技术的信号监测显示装置，能够同时实现信号的监测与显示。

为实现上述目的，本发明提供如下技术方案：

一种基于ARM技术的信号监测显示装置，包括信号接收处理器、ARM系统板、A/D转换器、DDC控制器、可编程器件FPGA、高速数据存储器、输出数字信号变换器、LCD显示器和电源模块，所述信号接收处理器、A/D转换器、DDC控制器、可编程器件FPGA、输出数字信号变换器和LCD显示器依次电通信连接，所述信号接收处理器、A/D转换器、DDC控制器、可编程器件FPGA分别与ARM系统板连接，所述可编程器件FPGA与高速数据存储器连接，所述信号接收处理器、ARM系统板、A/D转换器、DDC控制器、可编程器件FPGA、高速数据存储器、输出数字信号变换器、LCD显示器和电源模块分别与电源模块电连接。

作为本发明进一步的方案：所述可编程器件FPGA包括输入时序控制器、FIFO1、FIFO2、图像缩放器、输出时序控制器和高速数据存储控制器，所述输入时序控制器、FIFO1、FIFO2、图像缩放器、输出时序控制器和高速数据存储控制器均烧录在可编程器件FPGA配置芯片中，上电后自动加载到可编程器件FPGA中，所述FIFO1和输入时序控制器与ARM系统板连接，所述图像缩放器与FIFO1连接，所述高速数据存储器与图像缩放器连接，所述FIFO2和输出时序控制器与输出数字信号变换器连接。

作为本发明进一步的方案：所述信号接收处理器接收10MHz-1000MHz的电信号。

作为本发明进一步的方案：所述信号接收处理器、A/D转换器、DDC控制器分别通过PCI接口与ARM系统板电通信连接。

作为本发明进一步的方案：所述ARM系统板与可编程器件FPGA通过LAN接口电通信连接。

作为本发明进一步的方案：所述信号接收处理器接收信号的方法是有线通信或无线通信中的一种。

与现有技术相比，本发明的有益效果是：

本发明以ARM系统板为核心，通过ARM系统板初始化各个接口以及加载设备驱动、提供ARM图像信号，提供应用程序运行环境，实现多任务调度。

本发明对实时多任务具有较强的支持和处理能力，能完成多种任务，并且中断响应时间短，从而使执行时间减少到最低限度；能够存储电数字信号。

本发明通过可编程器件FPGA对ARM系统板提供的ARM图像信号进行分辨率的扩展后，使人们更易于观察图像，增加了ARM图像的表现力。

本发明适用于各类需要信号监测及显示的领域，应用范围广。

附图说明

图1是基于ARM技术的信号监测显示装置的结构框图。

图2是基于ARM技术的信号监测显示装置的FPGA结构框图。

具体实施方式

下面将结合本发明实施例及附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

请参阅图1-图2，本发明实施例中，一种基于ARM技术的信号监测显示装置，包括信号接收处理器、ARM系统板、A/D转换器、DDC控制器、可编程器件FPGA、高速数据存储器、输出数字信号变换器、LCD显示器和电源模块，信号接收处理器、A/D转换器、DDC控制器、可编程器件FPGA、输出数字信号变换器和LCD显示器依次电通信连接，信号接收处理器、A/D转换器、DDC控制器、可编程器件FPGA分别与ARM系统板连接，可编程器件FPGA与高速数据存储器连接，信号接收处理器、ARM系统板、A/D转换器、DDC控制器、可编程器件FPGA、高速数据存储器、输出数字信号变换器、LCD显示器和电源模块分别与电源模块电连接。可编程器件FPGA包括输入时序控制器、FIFO1、FIFO2、图像缩放器、输出时序控制器和高速数据存储控制器，输入时序控制器、FIFO1、FIFO2、图像缩放器、输出时序控制器和高速数据存储控制器均烧录在可编程器件FPGA配置芯片中，上电后自动加载到可编程器件FPGA中，FIFO1和输入时序控制器与ARM系统板连接，图像缩放器与FIFO1连接，高速数据存储器与图像缩放器连接，FIFO2和输出时序控制器与输出数字信号变换器连接。

本发明实施例中，ARM系统板既是计算平台又是信号转换器，其主要功能是初始化各个接口以及加载设备驱动、提供ARM图像信号，提供应用程序运行环境，实现多任务调度。

所述信号接收处理器、A/D转换器、DDC控制器、ARM系统板、可编程器件FPGA共同组成频率处理系统，其工作原理为：信号接收处理器将接收到的电信号处理成60MHz的信号，60MHz的信号经过A/D转换器的模数转换，进入DDC控制器进行变频和滤波处理，通过可编程器件FPGA把来自DDC控制器内部芯片的数据缓存到FIFO1中，并负责与ARM系统板之间的通信协议，包括通过ARM总线对DDC控制器内部芯片进行配置，以及ARM总线通过可编程器件FPGA读取缓存到FIFO1中的数据。频率处理系统一方面完成对A/D转换器转换后的离散信号的数字下变频和滤波等处理，并缓存数据到FIFO1中；另一方面对嵌入式计算平台ARM系统板提供总线接口，以实现数据传入到ARM系统中。其中A/D转换器、DDC控制器、可编程器件FPGA采用了同一时钟频率，以使整个频率处理模块各器件间的数据流兼容，协同工作。其中A/D转换器、DDC控制器、可编程器件FPGA独立供电，以减小彼此间的高频干扰。

输入时序控制器是根据输入信号的同步信号和时序要求，确保有效的图像数据能够顺利写入FIFO进行缓存；输出时序控制器时产生输出图像所必需的同步信号，场同步信号和行同步信号，来保证输出图像的数据与时序一致，从而使图像可以正确显示在显示器上。

对于两个时序控制器的控制设计，按照计数器的方法进行。例如VGA信号的1帧图像的总像素要求为1000*728，其中有效像素为800*600，对于行扫描来说可设置1-96像素时钟计数为行同步信号，97-144像素时钟计数为行消隐后肩，145-924像素时钟计数为图像有效像素显示，825-1000像素时钟计数为行消隐前肩，完成一行后，计数器置0，等待新的行同步信号到来再重新计数。在图像有效像素时钟内，让写入FIFO使能信号处于有效状态，而其余时间使能信号处于无效状态，这样可保证有效图像数据能准确写入FIFO进行缓存，等待下一步的处理。

FIFO模块为缓存模块，缓存少量数据，用于数据处理。

输出数字信号变换器是把数据信号、同步信号变换为适合显示的数字信号，使图像可以显示在显示器上。

可编程器件FPGA还完成对输入图像数据源进行分辨率的缩放，使用分级双线性插值算法，通过先对数据在水平方向上进行插值放大，然后再进行垂直方向上的放大。假设是把VGA（800*600）格式的ARM图像信号转换成XGA（1280*960）格式信号，把原图像做5:8的放大，所以根据分级双线性插值，先把原水平方向的5个像素点采用分8级双线性插值送入水平插值器。水平插值器的控制由计数器与使能信号一起控制，每5个时钟间隔，水平插值器使能端置于计算插值状态，把进入的5个值进行一次插值变成新的8个像素点，之后再等5个时钟等待新的值进入插值器进行插值，直到把1行640个像素点插值为1行1024个像素点，完成一行水平插值。然后在垂直方向完成5比8的转换，即5行数据变为8行的转换，插值过程是按垂直方向把原来的5行数据的采用分8极双线性插值，变换为新的8行数据，直到完成整1帧VGA格式图像到1帧XGA图像的放大。

高速数据存储控制器是对高速数据存储器进行控制的一个模块，把数据信号放在正确的存储地址中，以便于处理后的图像数据能准确无误地存储到高速数据存储器中。

基于ARM技术的信号监测显示装置的工作原理如下：

10MHz到1000MHz频率区间的电信号经信号接收处理器接收并通过预选器和前置放大器，或在高信号电平时通过衰减器传到频率处理系统；处理后的60MHz的信号经A/D转换器进行模数转换，频谱通过数字下变频器、数字带宽滤波器和FFT阶段进行计算，带通滤波器的带宽在1KHz到5MHz范围内选择，在频谱通过平均、最小保持、最大保持处理后采样函数确定并权衡电平绝对值，然后测量电平通过LAN接口输出；对于模拟信号的解调，复基带数据在经过带通滤波器后将使用自动增益控制进行处理，然后通过AM、FM、USB、LSB、CW解调阶段进行处理，数据信号的复基数据（I/O数据）在自动增益控制阶段之后直接输出用于后续的处理；

将经过变频和滤波处理的数字信号存储至可编程器件FPGA的FIFO1中，ARM系统板通过可编程器件FPGA读取FIFO1中缓存的数字信号，ARM系统板通过编写代码和给予指令让其产生图像数据，作为图像数据源，其格式为VESA标准的VGA信号（包括同步信号和数据信号），以便于可编程器件FPGA能接受处理，其由数据信号（R[7:0]，G[7:0]，B[7:0]）、时钟信号、行同步信号、场同步信号及使能信号这28个信号组成，然后把这些信号输入到可编程器件FPGA中，由ARM系统板产生的数据信号送到可编程器件FPGA的FIFO1进行缓存，同步信号和使能信号送到可编程器件FPGA中的输入时序控制器中，输入时序控制器根据输入的ARM图像的同步信号和时序要求，配合送到FIFO1的数据信号，以确保正确有效的图像数据写入FIFO1进行缓存；当FIFO1里的数据量达到满足处理条件时，把FIFO1里的图像数据送入到图像缩放器进行处理。图像缩放器接收到图像数据后，通过双线性插值算法，对图像数据进行水平和垂直方向的插值，完成对图像数据的扩展；然后将完成扩展后的图像数据送到高速数据存储器中进行存储，其中高速数据存储控制器连接高速数据存储器，用于控制存储器的存储地址以及时序控制，来保证将正确的数据送入到高速数据存储电路中所指定的地址；当高速数据存储器中的数据存到一定的数据量（如两帧图像）后把存储在高速数据存储器中的图像数据，送入到可编程器件FPGA的FIFO2进行缓存，再通过输出数字信号变换器把可编程器件FPGA处理过的数字信号转换成LCD显示器接收到所要转换的格式信号，并显示人们可识别的图像信息。

根据实际使用环境的需要，本发明的另一实施例采用保密性更好、时序可预测、速度高的可编程器件CPLD取代可编程器件FPGA在该装置中的作用，以适应保密性要求高的应用领域。

本发明以ARM系统板为核心，通过ARM系统板初始化各个接口以及加载设备驱动、提供ARM图像信号，提供应用程序运行环境，实现多任务调度。

本发明对实时多任务具有较强的支持和处理能力，能完成多种任务，并且中断响应时间短，从而使执行时间减少到最低限度；能够存储电数字信号。

本发明通过可编程器件FPGA对ARM系统板提供的ARM图像信号进行分辨率的扩展后，使人们更易于观察图像，增加了ARM图像的表现力。

本发明适用于各类需要信号监测及显示的领域，应用范围广。

对于本领域技术人员而言，显然本发明不限于上述示范性实施例的细节，而且在不背离本发明的精神或基本特征的情况下，能够以其他的具体形式实现本发明。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本发明的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本发明内。

此外，应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施例中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。

Claims (6)

1.一种基于ARM技术的信号监测显示装置，其特征在于，包括信号接收处理器、ARM系统板、A/D转换器、DDC控制器、可编程器件FPGA、高速数据存储器、输出数字信号变换器、LCD显示器和电源模块，所述信号接收处理器、A/D转换器、DDC控制器、可编程器件FPGA、输出数字信号变换器和LCD显示器依次电通信连接，所述信号接收处理器、A/D转换器、DDC控制器、可编程器件FPGA分别与ARM系统板连接，所述可编程器件FPGA与高速数据存储器连接，所述信号接收处理器、ARM系统板、A/D转换器、DDC控制器、可编程器件FPGA、高速数据存储器、输出数字信号变换器、LCD显示器和电源模块分别与电源模块电连接。

2.根据权利要求1所述的基于ARM技术的信号监测显示装置，其特征在于，所述可编程器件FPGA包括输入时序控制器、FIFO1、FIFO2、图像缩放器、输出时序控制器和高速数据存储控制器，所述输入时序控制器、FIFO1、FIFO2、图像缩放器、输出时序控制器和高速数据存储控制器均烧录在可编程器件FPGA配置芯片中，上电后自动加载到可编程器件FPGA中，所述FIFO1和输入时序控制器与ARM系统板连接，所述图像缩放器与FIFO1连接，所述高速数据存储器与图像缩放器连接，所述FIFO2和输出时序控制器与输出数字信号变换器连接。

3.根据权利要求1所述的基于ARM技术的信号监测显示装置，其特征在于，所述信号接收处理器接收10MHz-1000MHz的电信号。

4.根据权利要求1所述的基于ARM技术的信号监测显示装置，其特征在于，所述信号接收处理器、A/D转换器、DDC控制器分别通过PCI接口与ARM系统板电通信连接。

5.根据权利要求1所述的基于ARM技术的信号监测显示装置，其特征在于，所述ARM系统板与可编程器件FPGA通过LAN接口电通信连接。

6.根据权利要求1所述的基于ARM技术的信号监测显示装置，其特征在于，所述信号接收处理器接收信号的方法是有线通信或无线通信中的一种。