CN102651367A - 半导体器件及其制造方法 - Google Patents

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CN102651367A CN2012100483455A CN201210048345A CN102651367A CN 102651367 A CN102651367 A CN 102651367A CN 2012100483455 A CN2012100483455 A CN 2012100483455A CN 201210048345 A CN201210048345 A CN 201210048345A CN 102651367 A CN102651367 A CN 102651367A
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Abstract

本发明公开一种能够将柱体中的沟道面积最大化的半导体器件及其制造方法。该半导体器件包括：柱体，其设置在半导体基板上并具有第一侧面至第四侧面；第一位线，其设置在第一侧面上；存储节点接面区域，其设置在与第一侧面相对的第三侧面上；以及栅极，其设置在的第二侧面或者与第二侧面相对的第四侧面上。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体器件及其制造方法，更具体地说，涉及具有字线和位线的半导体器件及其制造方法。
背景技术
一般而言，半导体是以导电率和材质介于导体与绝缘体之间为特征的材料。虽然半导体在本征状态下类似于绝缘体，但半导体具有如下的特性：在添加杂质或利用其它处理的情况下，导电率增大。半导体用于通过添加杂质制造例如晶体管等半导体器件以及用于将导体和装置连接起来。而装置用半导体器件制造并具有多种功能，并且装置因此被称为半导体装置。半导体存储器件是这种半导体装置的典型实例。
半导体存储器件由单位单元(cell，又称为晶胞)组成，每个单位单元均由电容器和晶体管构成。晶体管用于临时地存储数据，并且响应于控制信号(字线)利用导电率根据环境而改变的半导体特性而在位线与电容器之间传输数据。晶体管包括三个区域，即：栅极、源极和漏极，并且电荷根据施加在栅极上的控制信号而在源极与漏极之间移动。电荷利用半导体特性而经由沟道区在源极与漏极之间移动。
当用常规方法在半导体基板上制造晶体管时，在半导体基板上形成栅极并且从栅极的两侧将杂质注入半导体基板中，以便形成源极和漏极。在这种情况下，基板的位于栅极下方且位于源极与漏极之间的部分用作晶体管的沟道区。具有水平沟道区的晶体管占据半导体基板的预定面积。由于半导体存储器件中包括多个晶体管，所以难以减小具有这种复杂结构的半导体存储器件的单位单元尺寸。
随着单位单元尺寸减小，每片晶片可生产的半导体存储器件数目增加，从而提高了产量。已经提出了用于减小半导体存储器件的单位单元尺寸的多种方法。这些方法中的一种方法使用包括竖直晶体管的三维晶体管，用以代替具有水平沟道区的常规水平晶体管，竖直晶体管具有竖直沟道区。
发明内容
本发明旨在提供一种半导体器件及其制造方法，该半导体器件具有能够将柱体中的沟道面积最大化的新结构。
根据一个示例性实施例的一个方面，一种具有新结构的半导体器件包括：柱体，其设置在半导体基板上并具有第一侧部至第四侧部；第一位线，其设置在所述柱体的第一侧部处；存储节点接面(junction，或结)区域，其设置在所述柱体的与所述第一侧部相对的第三侧部处；以及栅极，其设置在所述柱体的第二侧部或者与所述第二侧部相对的第四侧部处。
所述半导体器件还可以包括：第二位线，所述第二位线与所述第一位线的下缘相连并沿与所述柱体垂直的方向延伸。
所述第一位线的材料可以与所述第二位线的材料相同，并且所述第一位线和所述第二位线可以在一个单元中形成倒T形结构。
所述第一位线可以具有矩形形状、椭圆形形状或三角形形状。
所述半导体器件还可以包括：字线，所述字线与所述栅极的上缘相连并沿与所述柱体垂直的方向延伸。
所述栅极可以设置在所述柱体的第二侧部和第四侧部处。
所述栅极还可以设置在所述柱体的上表面上并具有倒U形结构。
另外，所述栅极可以设置在所述柱体的整个第二侧部或整个第四侧部处，或者部分地设置在所述柱体的第二侧部或第四侧部的上部处。
所述半导体器件还可以包括：存储节点，所述存储节点与所述存储节点接面区域相连并围绕所述柱体、所述第一位线和所述栅极。
所述半导体器件还可以包括：介电层，其围绕所述存储节点的外周面；以及板节点，其围绕所述介电层。所述柱体可以呈矩形柱形状或圆柱形状。
根据本发明的另一方面，一种半导体器件包括：柱体，其从基板延伸；第一位线，其形成在所述柱体的第一侧壁处；栅极图案，其形成在所述柱体的第二侧壁处；以及第一存储节点图案，其形成在所述柱体的第三侧壁处；其中，所述第一侧壁和所述第三侧壁通过所述第二侧壁彼此相连。
所述半导体器件还可以包括：第二存储节点图案，其从所述第一存储节点图案延伸并围绕所述柱体。
所述半导体器件还可以包括：绝缘层，其以使所述栅极图案和所述第一位线相对于所述第二存储节点图案绝缘的方式形成在所述柱体与所述第二存储节点图案之间。
所述栅极图案在所述柱体的顶面上延伸，并且所述第一侧壁与所述第二侧壁通过所述柱体的顶面而彼此相连。
所述栅极图案进一步延伸在所述柱体的第四侧壁上，并且所述第二侧壁和所述第四侧壁通过所述第一侧壁而彼此相连。
所述栅极图案呈倒U形。
所述柱体是柱形图案或多边形图案。
所述第二存储节点图案构造为具有筒形外轮廓或多边形外轮廓。
所述半导体器件还可以包括：字线，其形成在所述柱体的第一端并沿着第一方向延伸，所述字线与所述栅极图案相连；以及第二位线，其形成在所述柱体的第二端并沿着与所述第一方向垂直的第二方向延伸，所述第二位线与所述第一位线相连。
根据另一个示例性实施例的另一方面，一种具有新结构的半导体器件的制造方法包括：在半导体基板上形成具有第一侧部至第四侧部的柱体；在所述柱体的第一侧部处形成第一位线；在所述柱体的与所述第一侧部相对的第三侧部处形成存储节点接面区域；以及在所述柱体的第二侧部或第四侧部处形成栅极。
形成所述第一位线的步骤还可以包括形成第二位线，所述第二位线与所述第一位线的下缘相连并沿与所述柱体垂直的方向延伸。
形成所述第一位线和所述第二位线的步骤可以包括：在所述半导体基板的形成有所述柱体的整个表面上形成绝缘层；蚀刻所述绝缘层以使所述柱体的第一侧部露出；在所述绝缘层被蚀刻掉的部分中形成导电层；蚀刻所述导电层的一部分；在所述导电层被蚀刻掉的部分中形成绝缘层；以及蚀刻所述导电层的一部分和所述绝缘层的一部分以便形成将所述柱体的第二侧部和第四侧部围绕的竖直柱体绝缘层。
所述柱体绝缘层可以进一步形成在所述第一位线的外表面上。
所述方法还可以包括在形成所述第一位线之后，形成存储节点，所述存储节点与所述存储节点接面区域相连且围绕所述柱体、所述第一位线和所述栅极。
所述方法还可以包括：蚀刻所述存储节点的外周处的所述绝缘层，以在所述存储节点的表面上形成介电层；以及形成围绕所述介电层的板节点。
形成所述栅极的步骤还可以包括形成字线，所述字线与所述栅极的上缘相连并沿与所述柱体垂直的方向延伸。
形成所述栅极和所述字线的步骤可以包括：在所述半导体基板的形成有所述柱体的整个表面上形成绝缘层；蚀刻所述绝缘层以使所述柱体的第二侧部、第四侧部和上表面露出；以及在所述绝缘层被蚀刻掉的部分中形成导电层。
所述方法还可以包括：在蚀刻所述绝缘层之前，形成将所述柱体的第一侧部至第四侧部围绕的竖直柱体绝缘层。蚀刻所述绝缘层的步骤可以包括使所述竖直柱体绝缘层露出。
在一个实施例中，一种半导体器件的制造方法包括：在半导体基板上形成具有第一侧部至第四侧部的柱体，所述柱体沿着第一方向延伸；在所述柱体的第一侧部处形成第一位线；在所述柱体的与所述第一侧部相对的第三侧部处形成存储节点接面区域；以及在所述柱体的第二侧部或第四侧部处形成栅极。
形成第一位线的步骤还包括：形成与所述第一位线的下缘相连并沿与所述柱体垂直的方向延伸的第二位线。
形成所述第一位线的步骤和形成所述第二位线的步骤包括：在形成有所述柱体的所述半导体基板上形成绝缘层；蚀刻所述绝缘层，以使所述柱体的第一侧部露出；在所述绝缘层被蚀刻掉的部分中形成导电层；蚀刻所述导电层的一部分；在所述导电层被蚀刻掉的部分中形成绝缘层；以及蚀刻所述导电层的一部分和所述绝缘层的一部分，以形成将所述柱体的第二侧部和第四侧部围绕的竖直柱体绝缘层。
所述竖直柱体绝缘层还可以进一步形成在所述第一位线的外表面上。
所述方法还包括形成存储节点，所述存储节点与所述存储节点接面区域相连并围绕所述柱体、所述第一位线和所述栅极。蚀刻所述存储节点的外周处的绝缘层，以在所述存储节点的表面上形成介电层；并且形成围绕所述介电层的板节点。
形成所述栅极的步骤还包括：将字线与所述栅极的上缘相连，其中，所述字线沿与所述柱体垂直的方向延伸。形成所述栅极和所述字线的步骤包括：在形成有所述柱体的所述半导体基板的整个表面上形成绝缘层；蚀刻所述绝缘层，以使所述柱体的第二侧部、第四侧部和上表面露出；以及在所述绝缘层被蚀刻掉的部分中形成导电层。
所述方法还包括形成将所述柱体的第一侧部至第四侧部围绕的竖直柱体绝缘层，其中，蚀刻所述绝缘层的步骤包括：使所述竖直柱体绝缘层露出。
下面在“具体实施方式”部分中描述上述和其它特征、方面以及实施例。
附图说明
从结合附图的以下详细描述中可以更清楚地理解本发明主题的以上和其它方面、特征以及其它优点，其中：
图1是示意性示出根据本发明示例性实施例的半导体器件的平面图；
图2是根据示例性实施例的半导体器件的透视图；
图3a是沿着线A-A’截取的图2的半导体器件的剖视图；
图3b是沿着与线A-A’垂直的线截取的图2的半导体器件的剖视图；
图4是示出根据本发明示例性实施例的半导体器件的一个单元的平面图；
图5a和图5b是沿着图4的线B-B’和线C-C’截取的半导体器件的剖视图；
图6a至图6p是示出根据本发明示例性实施例的半导体器件的制造方法的透视图和剖视图；
图7a至图7i是示出根据本发明示例性实施例的半导体器件的制造方法的一部分的剖视图；以及
图8至图14是示出根据本发明的另一个实施例的半导体器件的示意图。
具体实施方式
下面，将参考作为示例性实施例(和中间结构)示意图的视图描述各示例性实施例。因此，可以预见到例如因为制造技术和/或公差而可能导致示意图中的形状有所变化。因此，示例性实施例不应该被认为限于图中所示区域的具体形状，而是还可以包括由例如制造工艺造成的形状偏差。在附图中，为了清晰起见，可能会放大某些层和区域的长度和尺寸。附图中的相似附图标记表示相似的部件。还应该理解到，当某一层被称为“位于另一层或基板上”时，该层可以直接位于其它层或基板上，或者也可以存在中间层。此外，参考附图所使用的例如“上方”、“下方”、“上”、“下”、“右”和“左”等方向性词语只是为了便于描述，而不应该被理解为限制性的。
在下文中，将参考附图详细描述根据本发明的示例性实施例的半导体器件及其制造方法。
图1是示意性示出根据本发明示例性实施例的半导体器件的平面图。参考图1，多个柱体12规则地设置在半导体基板(未示出)上，各字线32和各位线24彼此交叉并与各柱体12相连，从而构成一个单元。字线32和位线24可以形成为：当从平面图看去时，字线32与位线24垂直地交叉。当从平面图看去时，该结构与常规的竖直栅极相同。
图2是根据本发明示例性实施例的半导体器件的透视图，示出柱体12以及形成在柱体12周围的字线32、栅极34、第一位线22和第二位线24。参考图2，字线32形成在柱体12上并具有沿着横跨柱体12的方向延伸的线型。第二位线24形成在柱体12下方并具有沿着与字线32垂直的方向(沿着图2的线A-A’的方向)延伸的线型。
栅极34形成在字线32下方，以便栅极34向下延伸而与柱体12的侧部相连。栅极34可以由与字线32的材料相同的材料形成。栅极34可以形成为与柱体12的两个侧部相连或只与柱体12的一个侧部相连。
第一位线22形成在第二位线24与柱体12彼此相连的区域中，以便第一位线22相对于第二位线24向上延伸而与柱体12的侧部相连。第一位线22可以由与第二位线24的材料相同的材料形成。在一个单元中，第一位线22和第二位线24可以形成倒T形结构。
图3a是沿着线A-A’截取的图2的半导体器件的剖视图，图3b是沿着与线A-A’垂直的线截取的图2的半导体器件的剖视图。参考图3a，在柱体12的表面上以预定厚度形成有栅极绝缘层36。栅极绝缘层36可以包括氧化物层。可以利用对柱体12施加的氧化工序或者通过利用沉积工序在柱体12的表面上沉积氧化物层来形成栅极绝缘层36。栅极34形成为与形成有栅极绝缘层36的柱体12的左侧部、右侧部和上表面相连。字线32形成在栅极34上方，以便字线32与栅极34相连。因此，在根据示例性实施例的半导体器件中，柱体12的左侧面区域、右侧面区域和上表面区域用作晶体管的沟道，从而能够使沟道面积最大化，以便改善晶体管的性能。
参考图3b，同样地，栅极绝缘层36以预定厚度形成在柱体12的表面上，并且第一位线22形成在柱体12的形成有栅极绝缘层36的一个侧部处，从而第一位线22与柱体12的该侧部相连。
图4是示出根据本发明示例性实施例的半导体器件的一个单元的平面图，与图1相比，图4示出栅极34、第一位线22以及包括存储节点43、介电层44和板节点45的电容器。参考图4，栅极34形成在柱体12的上侧和下侧，并且第一位线22形成在柱体12的右侧。依次形成存储节点43、介电层44和板节点45从而将形成有栅极34和第一位线22的柱体12的外周围绕，以便构成电容器。
图5a和图5b是沿着线B-B’和线C-C’截取的图4的半导体器件的剖视图。如图5a所示，在柱体12、栅极34和字线32的结构中依次设置有绝缘层18、存储节点43、介电层44和板节点45。如图5b所示，在柱体12和第一位线22周围依次设置有绝缘层18、存储节点43、介电层44和板节点45。
在根据本发明示例性实施例的具有上述结构的半导体器件中，设置与柱体12的整个一个侧部相连的第一位线22以及将柱体12的两个侧部和上表面围绕的栅极34，以便提供能够使沟道面积最大化的器件结构。如图5a所示，柱体12的左侧区域、右侧区域和上表面区域是沟道的宽度。如图5b所示，柱体12的左右宽度是沟道的长度。也就是说，在根据示例性实施例的半导体器件中，设有如下结构：其中，晶体管具有沿着柱体12的左右方向设置的水平沟道，并且电容器43、44和45设置为围绕晶体管。
图6a至图6p是示出根据本发明示例性实施例的半导体器件的制造方法的透视图和剖视图。下面将参考图6a至图6p描述根据示例性实施例的半导体器件的制造方法。
首先，参考图6a，柱体12形成在半导体基板10上并沿与半导体基板10垂直的方向延伸。柱体12可以具有正方柱形状。然而，柱体12还可以具有圆柱形状或多边柱形状。
形成柱体12的步骤可以包括通过使用设置在硅基基板(半导体基板)10上的具有柱体形状的掩模来蚀刻基板10，或者使用设置在硅基基板10上的具有柱体形状的掩模利用选择性外延生长(SEG)工序来生长柱体12。在下文中，将柱体12的侧部分成四个侧部，分别称为第一侧部13、第二侧部14、第三侧部15和第四侧部16。如果柱体12具有正方柱形状，则第一侧部13至第四侧部16被明确地划分。然而，如果柱体12具有圆柱形状或多边柱形状，则按照侧部的比例将柱体12的侧部划分为第一侧部13至第四侧部16。
参考图6b，在半导体基板10上形成覆盖柱体12的绝缘层18。绝缘层18可以包括氧化物层。具体地说，氧化物层可以包括二氧化硅(SiO2)、硼磷硅酸盐玻璃(BPSG)、磷硅酸盐玻璃(PSG)、正硅酸四乙酯(TEOS)、无掺杂硅酸盐玻璃(USG)、旋涂玻璃(SOG)、高密度等离子体(HDP)、旋涂介电质(SOD)、等离子体增强正硅酸四乙酯(PE-TEOS)或富硅氧化物(SROx)。
参考图6c，在绝缘层18上形成具有预定形状的掩模，并且部分地蚀刻绝缘层18以使柱体12的第一侧部13露出。
参考图6d，在绝缘层18被蚀刻的区域中形成导电层26。具体地说，在该区域中沉积包括钨(W)或钛(Ti)等金属在内的导电材料、或多晶硅，并且使用绝缘层18的上表面作为蚀刻停止处利用化学机械抛光(CMP)工序来蚀刻该导电材料，从而形成导电层26。
参考图6e，对导电层26执行蚀刻工序，以便导电层26具有更薄的厚度。该蚀刻工序可以包括在导电层26和绝缘层18上形成掩模图案以及蚀刻导电层26的步骤。可选地，该蚀刻工序可以包括使用回蚀工序蚀刻导电层26，以便导电层26保留在绝缘层18的侧壁上。
参考图6f，在导电层26被蚀刻掉的空间中形成绝缘层18a，以便将半导体基板10的整个上表面平坦化。绝缘层18a可以由与绝缘层18的材料相同的材料形成。
参考图6g，形成只将导电层26的与柱体12相邻的部分覆盖的掩模(未示出)，并且蚀刻导电层26的露出部分以便形成倒T形结构。把蚀刻后的导电层26的在沿着半导体基板10的表面的水平方向上延伸的下部图案称为第二位线24。把蚀刻后的第一导电层26的从第二位线24向上延伸的延伸图案称为第一位线22。
参考图6h，在通过蚀刻导电层26形成第一位线22和第二位线24而形成的空间中再次沉积绝缘层18，以便将半导体基板10的整个表面平坦化。
参考图6i中的(a)，以矩形形状或圆形形状(如果柱体12呈圆柱形)蚀刻包括第一位线22的柱体12周围的绝缘层18的一部分，以便形成凹槽43a。凹槽43a是待要形成存储节点(参见图6j的附图标记43)的区域。凹槽43a的深度可以等于或近似于柱体12的高度。绝缘层18可以在凹槽43a与柱体12之间保留预定厚度。然而，如图6i中的(b)所示，也可以蚀刻绝缘层18使柱体12的第三侧部15露出。参考图6i中的(b)，凹槽43a可以使柱体12的第三侧部15露出。
参考图6j，通过将导电材料填充在凹槽43a中来形成存储节点43。形成存储节点43的工序可以包括：在包括凹槽43a在内的绝缘层18的整个表面上沉积导电材料，并使用CMP或回蚀工序来执行平坦化工序以便将导电材料分离，从而使导电材料只保留在凹槽43a中。
参考图6k，蚀刻绝缘层18的围绕存储节点43和柱体12的一部分，以形成具有预定厚度的介电层44。然后，参考图61，将导电材料埋入绝缘层18被蚀刻掉的区域中，以形成板节点45。形成板节点45的工序可以使用作为形成存储节点43的工序的CMP或回蚀工序(参见图6j)。
参考图6m，在形成有板节点45的绝缘层18上以预定厚度形成包括例如氧化物层等绝缘层在内的上绝缘层46。上绝缘层46用于使作为导电材料的第一位线22与存储节点43彼此绝缘，而且使同样作为导电材料的第一位线22与板节点45彼此绝缘。
图6n中的(a)是图6m的工序之后的半导体器件的平面图。图6n中的(b)是沿着穿过图6m的工序之后的柱体12的中部的线截取的剖视图。参考图6n中的(a)和图6n中的(b)，使用具有预定形状的掩模蚀刻形成有上绝缘层46的柱体12的上部以便形成凹槽38，从而使第二侧部14和第四侧部16露出。此时，上绝缘层46可以被蚀刻成不使柱体12的第二侧部14和第四侧部16直接露出，而是使绝缘层18可以在柱体12的表面上保留预定厚度。柱体12的表面上的绝缘层18可以用作栅极绝缘层。可选地，可以使柱体12的第二侧部14和第四侧部16直接露出，并且可以对用于硅基柱体12的表面执行氧化工序，以便在柱体12的表面上形成栅极氧化物层。
图6o中的(a)是图6n的工序之后的半导体器件的平面图。图6o中的(b)是沿着穿过图6n的工序之后的柱体12的中部的线截取的半导体器件的剖视图。参考图6o中的(a)和图6o中的(b)，用导电材料填充图6n中形成的凹槽38，以便形成字线32和栅极34。字线32和栅极34可以通过一次沉积工序而由相同的材料形成，并且该导电材料可以包括：例如W、Ti等金属、氮化钛(TiN)、或铜(Cu)、或多晶硅。
参考图6p，可以执行移除字线32周围的上绝缘层46的工序。
图7a至图7i是具体示出根据另一个示例性实施例的半导体器件的制造方法的一部分的剖视图，详细示出与图6n及图6o的工序相对应的工序。将参考图7a至图7i进一步详细地描述在根据另一个示例性实施例的半导体器件的形成方法中的形成字线32和栅极34的工序。
首先，参考图7a，在形成于柱体12周围的绝缘层18上，形成第一掩模层52。参考图7b，对第一掩模层52执行蚀刻工序、或者曝光和显影工序，以形成第一掩模图案53。此时，第一掩模图案53的线宽可以比柱体12的线宽稍宽。
参考图7c，使用第一掩模层53作为掩模蚀刻绝缘层18，以便绝缘层18以更薄的厚度保留在柱体12的表面上。参考图7d，移除第一掩模图案53。图7a至图7d的工序与图6n中的(a)及图6n中的(b)的工序相对应，但区别在于：在图6n的工序中，可以将绝缘层18整体地蚀刻和移除以使柱体12的表面露出。
参考图7e，在形成有更薄的绝缘层18的柱体12周围，形成栅极导电层35(在下文中，栅极导电层35变为栅极和字线)。参考图7f，在栅极导电层35上形成具有预定厚度的第二掩模图案54。参考图7g，使用第二掩模图案54作为掩模蚀刻栅极导电层35，以便形成栅极34和字线32。
参考图7h，移除第二掩模图案54，参考图7i，在包括栅极34和字线32在内的柱体12的整个表面上沉积上绝缘层46，以将半导体基板的整个表面平坦化。
图8至图13是示出根据本发明的其它示例性实施例的半导体器件的示意图，并且将参考图8至图13描述根据其它示例性实施例的半导体器件。
首先，在图8中的(a)至图8中的(d)之中，图8中的(a)与图2的示例性实施例相对应。在本示例性实施例中，栅极34可以形成为与柱体12的左侧部及右侧部的整个表面相对应以确保沟道面积，如图8中的(a)所示。然而，当不容易将柱体12的外周蚀刻至细的线宽时，栅极34可以形成为：栅极34从柱体12的上表面延伸至柱体12的大致中部，或者两个栅极34中的一者延伸到柱体12下部。
在图9中的(a)至图9中的(b)之中，图9中的(a)与图4的示例性实施例相对应。当从平面图看去时，形成在柱体12的外周周围的存储节点43和介电层44的形状可以是圆形，如图9中的(a)所示，或者是矩形，如图9中的(b)所示。
图10中的(a)至图10中的(c)示出柱体12的形状。柱体12可以具有：如图10中的(a)所示的正方柱形状、如图10中的(b)所示圆柱形状、或如图10中的(c)所示的椭圆柱形状。
图11中的(a)至图11中的(b)是示出设置在柱体12的侧部处的栅极34的侧面形状的示意图。栅极34的侧面形状可以是如图11中的(a)所示的大致矩形形状、或者如图11中的(b)所示的圆形或曲线形状。
图12中的(a)至图12中的(c)是示出栅极34的设置在柱体12的上表面上的部分的剖视图。根据柱体12的形状为圆形、椭圆形还是矩形，设置在柱体12上的栅极34可以呈如图12中的(a)所示的圆形、如图12中的(b)所示的椭圆形、或者如图12中的(c)所示的矩形。
图13中的(a)至图13中的(c)是示出第一位线22的形状的示意图。第一位线22可以呈如图13中的(a)所示的大致矩形、如图13中的(b)所述的圆形或曲线形、或者如图13中的(c)所示的三角形。
图14是示出根据另一个示例性实施例的半导体器件的示意图，其与图2的透视图相对应。在图2的示意性实施例中示出了如下结构：字线32设置在柱体12上方，并且第二位线24设置在柱体12下方。然而，如图14所示，可以将字线32设置在柱体12下方，并且可以将第二位线24设置在柱体12上方。栅极34或第一位线22可以具有与图2的示例性实施例中的结构相同的结构。
根据具有上述结构的半导体器件和制造根据示例性实施例的半导体器件的方法，提供具有如下新结构的半导体器件，在该结构中可以将柱体中的沟道面积最大化。
本发明的上述实施例是示例性的而非限制性的。各种替代及等同的方式都是可行的。本发明并不限于本文所描述的实施例。也不限于任何特定类型的半导体器件。对本发明内容所作的其它增加、删减或修改是显而易见的并且落入所附权利要求书的范围内。
本申请要求2011年2月28日提交的韩国专利申请No.10-2011-0017803的优先权，该韩国专利申请的全部内容以引用的方式并入本文。

Claims (20)

1.一种半导体器件，包括：
柱体，其设置在半导体基板上并具有第一侧部至第四侧部；
第一位线，其设置在所述柱体的第一侧部处；
存储节点接面区域，其设置在所述柱体的与所述第一侧部相对的第三侧部处；以及
栅极，其设置在所述柱体的第二侧部或者与所述第二侧部相对的第四侧部处。
2.根据权利要求1所述的半导体器件，还包括：
第二位线，其与所述第一位线的下缘相连并沿与所述柱体垂直的方向延伸。
3.根据权利要求2所述的半导体器件，其中，
所述第一位线的材料与所述第二位线的材料相同，并且所述第一位线和所述第二位线形成倒T形结构。
4.根据权利要求1所述的半导体器件，其中，
所述第一位线具有矩形形状、椭圆形形状或三角形形状。
5.根据权利要求1所述的半导体器件，还包括：
字线，其与所述栅极的上缘相连并沿与所述柱体垂直的方向延伸。
6.根据权利要求5所述的半导体器件，其中，
所述栅极设置在所述柱体的第二侧部和第四侧部处。
7.根据权利要求6所述的半导体器件，其中，
所述栅极还设置在所述柱体的上表面上并具有倒U形结构。
8.根据权利要求6所述的半导体器件，其中，
所述栅极设置在所述柱体的整个第二侧部或整个第四侧部处，或者部分地设置在所述柱体的第二侧部和第四侧部中任意一者的上部处。
9.根据权利要求1所述的半导体器件，还包括：
存储节点，其与所述存储节点接面区域相连并围绕所述柱体、所述第一位线和所述栅极。
10.根据权利要求9所述的半导体器件，还包括：
介电层，其围绕所述存储节点的外周面；以及
板节点，其围绕所述介电层。
11.根据权利要求1所述的半导体器件，其中，
所述柱体呈矩形柱形状或圆柱形状。
12.一种半导体器件，包括：
柱体，其从基板延伸；
栅极图案，其形成在所述柱体的第一侧壁处；
第一位线，其形成在所述柱体的第二侧壁处；以及
第一存储节点图案，其形成在所述柱体的第三侧壁处；
其中，所述第一侧壁和所述第二侧壁通过所述第一侧壁彼此相连。
13.根据权利要求12所述的半导体器件，还包括：
第二存储节点图案，其从所述第一存储节点图案延伸并围绕所述柱体。
14.根据权利要求13所述的半导体器件，还包括：
绝缘层，其以使所述栅极图案和所述第一位线相对于所述存储节点图案绝缘的方式形成在所述柱体与所述第二存储节点图案之间。
15.根据权利要求12所述的半导体器件，其中，
所述栅极图案在所述柱体的顶面上延伸，并且
所述第一侧壁与所述第二侧壁通过所述柱体的顶面而彼此相连。
16.根据权利要求15所述的半导体器件，其中，
所述栅极图案进一步延伸在所述柱体的第四侧壁上，并且
所述第一侧壁和所述第二侧壁通过所述第四侧壁而彼此相连。
17.根据权利要求16所述的半导体器件，其中，
所述栅极图案呈倒U形。
18.根据权利要求12所述的半导体器件，其中，
所述柱体是柱形图案或多边形图案。
19.根据权利要求13所述的半导体器件，其中，
所述第二存储节点图案构造为具有筒形外轮廓或多边形外轮廓。
20.根据权利要求12所述的半导体器件，还包括：
字线，其形成在所述柱体的第一端并沿着第一方向延伸，所述字线与所述栅极图案相连；以及
第二位线，其形成在所述柱体的第二端并沿着与所述第一方向垂直的第二方向延伸，所述第二位线与所述第一位线相连。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9859338B2 (en) * 2016-03-21 2018-01-02 Winbond Electronics Corp. Three-dimensional resistive memory

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10260334B4 (de) * 2002-12-20 2007-07-12 Infineon Technologies Ag Fin-Feldeffektransitor-Speicherzelle, Fin-Feldeffekttransistor-Speicherzellen-Anordnung und Verfahren zum Herstellen einer Fin-Feldeffektransistor-Speicherzelle
US6903967B2 (en) * 2003-05-22 2005-06-07 Freescale Semiconductor, Inc. Memory with charge storage locations and adjacent gate structures
US7279375B2 (en) * 2005-06-30 2007-10-09 Intel Corporation Block contact architectures for nanoscale channel transistors
JP2007317920A (ja) * 2006-05-26 2007-12-06 Toshiba Corp 半導体記憶装置及びその製造方法
KR101225641B1 (ko) * 2006-12-27 2013-01-24 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR100855991B1 (ko) 2007-03-27 2008-09-02 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
KR100866966B1 (ko) 2007-05-10 2008-11-06 삼성전자주식회사 비휘발성 메모리 소자, 그 제조 방법 및 반도체 패키지

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