CN102638270A - 14位集成电路dac电流源阵列版图布局设计及方法 - Google Patents

Abstract

本发明公开了一种14位集成电路DAC电流源阵列版图布局设计及方法，包括多个电流源整齐排布而成的主阵列，所述的主阵列按上下中线以及左右中线分成四个主象限，四个主象限的电流源阵列排列按中心呈星型对称，主象限也按上下中线以及左右中线分成四个辅象限，每个主象限中的四个辅象限也按中心呈星型对称。具体是采用了树型结构两层次，两维两阶对称布局，每个层次相对独立，每个象限相对独立，在数字输入代码从全0逐步递增到全1时电流源依次打开时，该结构能够更好消除产生的梯度误差、对称性误差以及工艺随即误差，并且具有良好的抗热梯度效应，本发明具有较好的单调性、失调误差、微分和积分线性、无杂散动态范围以及信噪比。

Description

14位集成电路DAC电流源阵列版图布局设计及方法

技术领域

本发明涉及到D/A转换器，特别是涉及到一种14位集成电路DAC电流源阵列版图布局设计及方法。

背景技术

DAC即数模转换(Digital-to- Analog Converter),对该模块的研究和应用主要集中在电流源结构的研究，其重点和难点在研究其不匹配性，电流源的版图布局至关重要，直接影响该模块的性能指标，其主要基于Foundry提供的0.13um工艺梯度限制因素，由3.3（V）的PMOSFET组成，它具有高转换精度、频率切换快、走线一致，线性度好，匹配程度高等优点，因而广泛地应用于需要高灵敏度的雷达、通信、电子对抗等电子系统中。

电流源匹配误差在版图设计中主要表现为：

（1）随机匹配误差，随机误差是由匹配特性决定，取决于单位电流源的尺寸，通常尽可能增加单位电流源管子的尺寸以降低随机匹配误差给电路带来的不利影响，但同时会让电流源阵列具有较大的面积。随着DAC精度的提高，电流源增多，面积随之增大，阵列中的梯度误差及温度场误差也会变得更加明显，需要通过优化各电流源的排布顺序，来弥补梯度误差造成的非线性以及温度场误差的影响；

（2）两维的梯度误差，即X方向和Y方向的梯度误差，且具有线性特性。在电流源阵列中，由于各单元、器件之间通过金属连接，金属连线存在电阻，沿着电源线方向，电压存在一个梯度的变化，这个电压梯度变化就会导致电流源电流产生梯度误差（如图1所示）；             

（3）温度场误差，芯片工作会散发热量，使得芯片上的温度以某一点为中心向四周逐渐降低，导致芯片各个电流源有一定的温度场误差，对大面积的电流源阵列而言，尤其明显（如图2所示）。要减少此种误差的影响，需要各单元中心对称分布，温度场误差也称为对称误差。

如图3所示是传统的电流源阵列版图布局，其为5+5分段式结构，大多数设计者将LSB线的两边分别梯形布局高位线，且布局序列考虑了电流源的打开产生的对称性误差和梯度误差，能在一定程度上减小管子失配，但是这种结构重在考虑平面结构上的对称，未考空间分布，而且这种结构在转换精度要求不是很高。在转换精度在12位以上，这种结构就已经不能满足高转换精度、高速度的要求了。

发明内容

本发明的目的即在于克服现在技术的不足，提供一种14位集成电路DAC电流源阵列版图布局设计及方法，在保证高转换精度、高速度的同时，还能够减小由于系统误差和随机误差，造成的电流源阵列器件的失配，并使得DAC电路具有较好的单调性、失调误差、微分和积分线性、无杂散动态范围以及信噪比。

本发明是通过以下技术方案来实现的：14位集成电路DAC电流源阵列版图布局设计，包括多个电流源整齐排布而成的主阵列，所述的主阵列按上下中线以及左右中线分成四个主象限，四个主象限分别为左上主象限、左下主象限、右上主象限和右下主象限，每个主象限再按上下中线以及左右中线各自再分成四个辅象限；

所述的左上主象限中位于左上的辅象限分为左半部分和右半部分，左半部分包括区域1～8，区域1～8分布方式是从左到右、由上到下分别为区域1、区域5、区域6、区域2、区域3、区域7、区域8以及区域4，所述的区域1～8是按电流源排布方式不同划分，电流源包括6位高位线（MSB）和8位低位线（LSB），即包括2⁶-1条高位线和8条低位线，即为高位线1～63和低位线1～8，其中，高位线1～8分布在区域1，高位线9～16分布在区域2，高位线17～24分布在区域3，高位线25～32分布在区域4，高位线33～39分布在区域5，高位线40～47分布在区域6，高位线48～55分布在区域7，高位线56～63分布在区域8，所有区域中电流源都呈4×4阵列排布，区域1中的上半部分即为一个2×4阵列，其中中间两列按先左后右、先上后下、数值由低到高的次序分布数值最小的四个高位线即高位线1～4，边上两列也是按先左后右、先上后下、数值由低到高的次序分布剩余的高位线即高位线5～8，下半部分与上半部分按区域1的中心点星型对称，其余的区域除了区域5外，排布规律与区域1一致，区域5中的左上角和右下角为空位，其他分布高位线，其高位线分布规律与区域1一致，右半部分的高位线分布与左半部分按所在辅象限的左右中线对称；

左上主象限的其余辅象限中，右上的辅象限的高位线分布与左上的辅象限按左上主象限的左右中线呈轴对称，左下的辅象限的高位线分布与左上的辅象限按左上主象限的上下中线呈轴对称，右下的辅象限的高位线分布与左上的辅象限按左上主象限的中心点呈中心对称，如此，左上主象限中的四个辅象限的高位线分布即都按中心点星型对称；

所述的左下主象限的高位线分布与左上主象限按主阵列的上下中线呈轴对称，右上主象限的高位线分布与左上主象限按主阵列的左右中线呈轴对称，右下主象限的高位线分布与左上主象限按主阵列的中心点呈中心对称，如此，主阵列中四个主象限的高位线分布按中心点星型对称；

所述的低位线1～8分布在主阵列中的空位处，主阵列中有空位的行列共有8行16列，按含有空位的行列计，偶数列中的空位布置低位线8，第3、7、11、15列的空位布置低位线7，第5、13列的空位布置低位线6，第1列的第1行中空位布置低位线3，第9列的第1行中空位布置低位线2，第1、9列的第4、8行的空位布置低位线5，剩下的空位布置低位线4。

所述的高位线1～63和低位线1～8都为多个电流源PMOS管组合而成。

所述的高位线1～63分别为分布在阵列中的64个电流源PMOS管组成，低位线1～8分别为1/2，1/4，1，2，4，8，16，32个标准电流源PMOS管组成，其中低位线1为1/2的常开管。

所述的主阵列的四周布置有dummy保护器件，以减小边缘效应以及电流源有效输出阻抗影响；主阵列的左右中线布置有dummy保护器件。

所述的低位线1即布置于主阵列左右中线上的Dummy管中的任意位置。

14位集成电路DAC电流源阵列版图布局设计方法，包括以下步骤：

（1）排布从左上角开始，规划一个2×4区域阵列A，每个区域中都可以布置4×4电流源阵列，然后按从左到右、由上到下分别划分为区域1、区域5、区域6、区域2、区域3、区域7、区域8以及区域4，其中，高位线1～8分布在区域1，高位线9～16分布在区域2，高位线17～24分布在区域3，高位线25～32分布在区域4，高位线33～39分布在区域5，高位线40～47分布在区域6，高位线48～55分布在区域7，高位线56～63分布在区域8，区域1中的上半部分即为一个2×4阵列，其中中间两列按先左后右、先上后下、数值由低到高的次序分布数值最小的四个高位线即高位线1～4，边上两列也是按先左后右、先上后下、数值由低到高的次序分布剩余的高位线即高位线5～8，下半部分与上半部分按区域1的中心点星型对称，其余的区域除了区域5外，排布规律与区域1一致，区域5中的左上角和右下角为空位，其他分布高位线，其高位线分布规律与区域1一致；

（2）在阵列A的右边布置一个与阵列A沿阵列A的右沿线对称的阵列B；

（3）将阵列A和阵列B组合为阵列C，在阵列C的右边布置一个与阵列C沿阵列C的右沿线对称的阵列D，阵列C、D的下方都布置与他们各自下沿线对称的阵列；

（4）将已经布置好的阵列组合成一个大阵列E，在阵列E的右边布置一个与阵列E沿阵列E的右沿线对称的阵列F，阵列E、F的下方都布置与他们各自下沿线对称的阵列；

（5）开始剩下的空位处布置低位线，上述阵列中有空位的行列共有8行16列，按含有空位的行列计，偶数列中的空位布置低位线8，第3、7、11、15列的空位布置低位线7，第5、13列的空位布置低位线6，第1列的第1行中空位布置低位线3，第9列的第1行中空位布置低位线2，第1、9列的第4、8行的空位布置低位线5，剩下的空位布置低位线4；

（6）所有的电流源阵列组合为阵列G，阵列G的四周及左右中线位置布置dummy保护器件，低位线1布置在左右中线上的Dummy管中的任意位置。

本发明的有益效果是：具体是采用了树型结构两层次，两维两阶对称布局，每个层次相对独立，每个象限相对独立，在数字输入代码从全0逐步递增到全1时电流源依次打开时，该结构能够更好消除产生的梯度误差、对称性误差以及工艺随即误差，并且具有良好的抗热梯度效应，本发明具有较好的单调性、失调误差、微分和积分线性、无杂散动态范围以及信噪比。

附图说明

图1 为线性梯度误差示意图；

图2 为温度场误差示意图；

图3 为传统的电流源阵列版图布局图；

图4 为主阵列中主象限排布图；

图5 为左上主象限中低电位排布图；

图6 为左上主象限的左上辅象限的左半部分的区域分布图；

图7 为左上主象限的左上辅象限的左半部分的高位电流源分布图；

图8 为区域1～8的树型图；

图9 为两维对称误差补偿原理图；

图10 为两维梯度误差补偿原理图；

图11 为右上主象限的高位线分布图；

图12 为左下主象限的高位线分布图；

图13 为阵列中低位线的分布图；

图14 左上主象限电流源排布图；

图15 右上主象限电流源排布图；

图16 左下主象限电流源排布图；

图17右下主象限电流源排布图；

图18 为不同输入译码的数字码值的分布规律图；

图19 为本发明序列选取方法和SG序列选取方法的对比示例图；

图20 为译码过程中两种选取方法对应的INL波动幅度图；

图21 为本发明的INL的MATLAB仿真图；

图22 为本发明的DNL的MATLAB仿真图。

具体实施方式

下面结合实施例对本发明作进一步的详细说明：

14位集成电路DAC电流源阵列版图布局设计，包括多个电流源整齐排布而成的主阵列，所述的主阵列按上下中线以及左右中线分成四个主象限，四个主象限分别为左上主象限、左下主象限、右上主象限和右下主象限（如图4所示）。 

每个主象限再按上下中线以及左右中线各自再分成四个辅象限，如图5所示，左上主象限中位于左上的辅象限分为左半部分和右半部分，左半部分包括区域1～8，区域1～8分布方式是从左到右、由上到下分别为区域1、区域5、区域6、区域2、区域3、区域7、区域8以及区域4（如图6所示），所述的区域1～8是按电流源排布方式不同划分，电流源包括6位最高有效位电流源（MSB）和8位最低有效位电流源（LSB），即包括2⁶-1条高位线和8条低位线，即为高位线1～63和低位线1～8，其中，高位线1～8分布在区域1，高位线9～16分布在区域2，高位线17～24分布在区域3，高位线25～32分布在区域4，高位线33～39分布在区域5，高位线40～47分布在区域6，高位线48～55分布在区域7，高位线56～63分布在区域8。

如图7所示，上述的区域1～8中电流源都呈4×4阵列排布，区域1中的上半部分即为一个2×4阵列，其中中间两列按先左后右、先上后下、数值由低到高的次序分布数值最小的四个高位线即高位线1～4，边上两列也是按先左后右、先上后下、数值由低到高的次序分布剩余的高位线即高位线5～8，下半部分与上半部分按区域1的中心点星型对称，其余的区域除了区域5外，排布规律与区域1一致，区域5中的左上角和右下角为空位，其他分布高位线，其高位线分布规律与区域1一致，右半部分的高位线分布与左半部分按所在辅象限的左右中线对称。

电流源阵列的随机误差主要是由一些随即因素，如制版偏差，光刻误差以及掺杂浓度的随即起伏造成，其结果是使匹配单元的特征属性，如电流，压降，阻值等呈随机正态分布。系统误差主要由电路结构，版图结构或工艺加工中存在的一些特定因素造成，主要有以下四种：梯度误差，对称误差，边缘效应和电流源有效输出阻抗。上述的区域结构是采用树型结构（如图8），层层打包。假设数字输入信号依次递增，首先区域1的高位线导通，然后区域2的高位线导通，区域2的高位线的输出电流叠加在区域1的高位线电流之上。此时，由区域1的高位线引起的梯度误差与区域2的梯度误差相互抵消，然而两区域引起的对称性误差不能抵消掉而是相互叠加。接着当区域3，4的高位线导通，同理，区域3，4的高位线引起的梯度误差相互抵消，此区域3，4的高位线引起的对称性误差与区域 1，2的高位线引起的对称性误差抵消掉，以此类推，随着数字输入寻列的递增，某区域开关引起的梯度误差会被下一区域开关的梯度误差抵消掉，某区域开关的对称性会被下个区域开关的对称性抵消掉。

如图9、图10所示为两维对称误差和梯度误差补偿原理图。图中可以看出，每个区域的高位线引起的梯度误差分别自我抵消，如区域1中，高位线1，2，3，4，5，6，7，8导通，高位线1的对称性差与高位线2的对称性误差抵消掉，并且在区域1中高位线都成对出现能降低系统随即误差。以此类推，其他区域也是如此。而且在各个区域中，各高位线管子分布都是关于原点，星型对称，能够降低由于应力，和热梯度引起的管子失配。

还有左上主象限的其余辅象限，右上的辅象限的高位线分布与左上的辅象限按左上主象限的左右中线呈轴对称，左下的辅象限的高位线分布与左上的辅象限按左上主象限的上下中线呈轴对称，右下的辅象限的高位线分布与左上的辅象限按左上主象限的中心点呈中心对称，如此，左上主象限中的四个辅象限的高位线分布即都按中心点星型对称。

所述的左下主象限的高位线分布与左上主象限按主阵列的上下中线呈轴对称（如图12所示），右上主象限的高位线分布与左上主象限按主阵列的左右中线呈轴对称（如图11所示），右下主象限的高位线分布与左上主象限按主阵列的中心点呈中心对称（如图12所示），如此，主阵列中四个主象限的高位线分布按中心点星型对称。

所述的低位线1～8分布在主阵列中的空位处，主阵列中有空位的行列共有8行16列，如图13，按含有空位的行列计，偶数列中的空位布置低位线8，第3、7、11、15列的空位布置低位线7，第5、13列的空位布置低位线6，第1列的第1行中空位布置低位线3，第9列的第1行中空位布置低位线2，第1、9列的第4、8行的空位布置低位线5，剩下的空位布置低位线4。

本发明的高位线1～63和低位线1～8都为多个电流源PMOS管组合而成，所述的高位线1～63分别为分布在阵列中的64个电流源PMOS管组成；低位线1～8分别为1/2，1/4，1，2，4，8，16，32个标准电流源PMOS管组成，其中低位线1为1/2的常开管。

所述的主阵列的四周布置有dummy保护器件，以减小边缘效应以及电流源有效输出阻抗影响；主阵列的左右中线布置有dummy保护器件。

所述的低位线1即布置于主阵列左右中线上的Dummy管中的任意位置。

本发明的主阵列四周布置有dummy保护器件，以减小边缘效应以及电流源有效输出阻抗影响。

如图14～17，14位集成电路DAC电流源阵列版图布局设计方法，包括以下步骤：

（1）排布从左上角开始，规划一个2×4区域阵列A，每个区域中都可以布置4×4电流源阵列，然后按从左到右、由上到下分别划分为区域1、区域5、区域6、区域2、区域3、区域7、区域8以及区域4，其中，高位线1～8分布在区域1，高位线9～16分布在区域2，高位线17～24分布在区域3，高位线25～32分布在区域4，高位线33～39分布在区域5，高位线40～47分布在区域6，高位线48～55分布在区域7，高位线56～63分布在区域8，区域1中的上半部分即为一个2×4阵列，其中中间两列按先左后右、先上后下、数值由低到高的次序分布数值最小的四个高位线即高位线1～4，边上两列也是按先左后右、先上后下、数值由低到高的次序分布剩余的高位线即高位线5～8，下半部分与上半部分按区域1的中心点星型对称，其余的区域除了区域5外，排布规律与区域1一致，区域5中的左上角和右下角为空位，其他分布高位线，其高位线分布规律与区域1一致；

（2）在阵列A的右边布置一个与阵列A沿阵列A的右沿线对称的阵列B；

（3）将阵列A和阵列B组合为阵列C，在阵列C的右边布置一个与阵列C沿阵列C的右沿线对称的阵列D，阵列C、D的下方都布置与他们各自下沿线对称的阵列；

（4）将已经布置好的阵列组合成一个大阵列E，在阵列E的右边布置一个与阵列E沿阵列E的右沿线对称的阵列F，阵列E、F的下方都布置与他们各自下沿线对称的阵列；

（5）开始剩下的空位处布置低位线，上述阵列中有空位的行列共有8行16列，按含有空位的行列计，偶数列中的空位布置低位线8，第3、7、11、15列的空位布置低位线7，第5、13列的空位布置低位线6，第1列的第1行中空位布置低位线3，第9列的第1行中空位布置低位线2，第1、9列的第4、8行的空位布置低位线5，剩下的空位布置低位线4；

（6）所有的电流源阵列组合为阵列G，阵列G的四周及左右中线位置布置dummy保护器件，低位线1布置在左右中线上的Dummy管中的任意位置。

本发明采用6+8分段式，为8位二进制权重和6位温度解码结构，需要标准电流源单元4422个，66行67列，其中环绕四周的dummy器件为326个，MSB线标准电流源单元4032个，LSB线电流源单元64个，选择合适的编码方式和电流源开关序列，能减小匹配误差，两个特征尺寸完全相同的MOS管饱和电流为：

I=                                               

μCOX

(VGS-VTH)2             （1）

两边求导后同时除以ID，得到电流源相对误差表达式为：

=+-- （2）

从上式可以看出电流源的相对误差由参数W,L,VGS以及生产工艺决定的参数μCOX和VTH，我们可以增大W,L和VGS可以有效的降低电流源相对误差。但是增大W将增大栅漏电容和S/D极结电容及整个阵列版图面积，使电路速度降低。增大L将需要更大的过驱动电压来产生相同的漏电流ID,可以通过叉指布局电源地走线，来满足驱动电压。增大VGS则意味着晶体管的漏极电压摆幅受限，因此电流源标准单元的尺寸必须在速度，面积，失配和动态性能之间进行折衷。

本发明针对0.13工艺，其工艺失配参数由Foundry提供，由MOS管的匹配性质，电流源的尺寸由下式决定：

            W2=

[

+]   （3）

            L2=

[

)+

]           （4）

上式中Aβ和AVT由工艺厂测量一定数目的芯片后可以给出准确值，厂家提供的阈值和电流因子的不匹配参数为：

Aβ=0.763um

AVT=5.85mVum

为了得到99.7%的良率，根据

=

C= INV_NORM (0.5+

)，INV_NORM是反正态分布函数,yield 定义为良率

得出：

                    

≤0.2%

根据公式（1）（2）推导出以下两个公式：

                     WL=

                 （5）

                                 （6）

其中，COX=

在上面的公式中，KOX是SiO2的相对介电常数，

是真空的相对介电常数，

是栅氧化层厚度，其值分别为：

KOX = 3.9 

 (F/M)       

=8.8542×10-12  (F/M)        

= 65(nm)              N=14           I=25 (A)     

K=1.3806505×10-23  (J/K)

由此得，W≈10um ,L≈5um

本发明电流源阵列中心为坐标原点建立直角坐标系，将整个阵列缩放到一个象限，在继续缩放到区域1到8，看作是一个由N=3,L=8的新矩阵单元进行匹配误差分析，下面进行误差建模分析如下：

=a0+a11x+a12y+a21x2+a22y2+a23xy+…

其中一阶误差

和二阶误差

对系统的影响最大，这两种误差可以分别表示为：

=

，

=

其中，

为矩阵的梯度角，范围在00~3600任意变化，梯度角

和b0都是与制作工艺有关的参数，晶片的掺杂浓度和氧化层厚度会造成矩阵的一阶误差，而温度梯度和应力会造成二阶误差。一阶误差采用合适的开关序列可以进行补偿，下面就序列算法具体分析：

传统的序列选取采用SG算法，其等效模型为：

,

,

,

,

,

,

,…

,

,

,

SG选取序列可以使 INLN的幅值波动最小，但是它只考虑了转化满幅值模拟信号情况，即数字编码从0~N都出现的情况并没有对小幅度值模拟信号情况分析，基于数字信号的变换规律提出了新的序列算法。

当输入信号幅值为满幅度时，输入的数字信号值在0~14间出现的概率几乎一样（各点出现概率的最大差距不超过5%），但是随着转化幅度的减小，几乎每减小1LSB，就有首尾两个数字信号不再出现，同时剩下的数字信号仍旧保持着近似均匀分布的概率出现。将上面SG算法拆开后得到新的算法模型如下：

,

,

,…

,

,

,

,…

,

,

,,

,…

,

,

,,…

,

,

如图18为不同输入译码的数字码值的分布规律图。

本发明采用新的序列选取方法，其与SG序列选取方法的对比示例（L=8时）如图19，图中，新的算法选取的序列打开方式，采用能减小梯度误差的布局的二维序列，与旧算法一维序列排布比较，模块匹配误差减小了大约14.5%左右，有明显提高。

如图20是译码过程中两种选取方法对应的INL波动幅度，图中（b）和（a）分别为SG和新算法选取顺序补偿后的INL波动幅度。图中的数据都是通过MATLAB仿真测得的，可以发现新算法选取序列补偿非线性的效果明显优于SG序列。

根据以上分析，在结合Foundry提供的0.13工艺mismatch模型公式y=0.60x,该公式是在做1000次Monte-Carlo分析后得出的公式，其中x=

，y表示标准单元之间的Ids之间的匹配误差。根据上面的计算L=5um,W=10um,可得x=0.1414, y=0.08484。然后在MATLAB中编写程序建立一个rand=0.08484的两维数组（66×67），加入上面的随即变量并对其建立模型函数。在MATLAB中输入代码，从全0逐步递增到全1，得到该函数的16380个激励源信号序列，得到INL和DNL仿真图形即为图21、图22，图中，INL和DNL均在（-0.25LSB，+0.25LSB）内，当采样频率为2G时，无杂波动态范围为71.2db ，有效位数为13.5。这些结果证明该发明的匹配误差补偿策略是有效应的。

Claims (7)

1.14位集成电路DAC电流源阵列版图布局设计，包括多个电流源整齐排布而成的主阵列，其特征在于：所述的主阵列按上下中线以及左右中线分成四个主象限，四个主象限分别为左上主象限、左下主象限、右上主象限和右下主象限，每个主象限再按上下中线以及左右中线各自再分成四个辅象限；

所述的左上主象限中位于左上的辅象限分为左半部分和右半部分，左半部分包括区域1～8，区域1～8分布方式是从左到右、由上到下分别为区域1、区域5、区域6、区域2、区域3、区域7、区域8以及区域4，所述的区域1～8是按电流源排布方式不同划分，电流源包括6位高位线（MSB）和8位低位线（LSB），即包括26-1条高位线和8条低位线，即为高位线1～63和低位线1～8，其中，高位线1～8分布在区域1，高位线9～16分布在区域2，高位线17～24分布在区域3，高位线25～32分布在区域4，高位线33～39分布在区域5，高位线40～47分布在区域6，高位线48～55分布在区域7，高位线56～63分布在区域8，所有区域中电流源都呈4×4阵列排布，区域1中的上半部分即为一个2×4阵列，其中中间两列按先左后右、先上后下、数值由低到高的次序分布数值最小的四个高位线即高位线1～4，边上两列也是按先左后右、先上后下、数值由低到高的次序分布剩余的高位线即高位线5～8，下半部分与上半部分按区域1的中心点星型对称，其余的区域除了区域5外，排布规律与区域1一致，区域5中的左上角和右下角为空位，其他分布高位线，其高位线分布规律与区域1一致，右半部分的高位线分布与左半部分按所在辅象限的左右中线对称；

左上主象限的其余辅象限中，右上的辅象限的高位线分布与左上的辅象限按左上主象限的左右中线呈轴对称，左下的辅象限的高位线分布与左上的辅象限按左上主象限的上下中线呈轴对称，右下的辅象限的高位线分布与左上的辅象限按左上主象限的中心点呈中心对称，如此，左上主象限中的四个辅象限的高位线分布即都按中心点星型对称；

所述的左下主象限的高位线分布与左上主象限按主阵列的上下中线呈轴对称，右上主象限的高位线分布与左上主象限按主阵列的左右中线呈轴对称，右下主象限的高位线分布与左上主象限按主阵列的中心点呈中心对称，如此，主阵列中四个主象限的高位线分布按中心点星型对称；

所述的低位线1～8分布在主阵列中的空位处，主阵列中有空位的行列共有8行16列，按含有空位的行列计，偶数列中的空位布置低位线8，第3、7、11、15列的空位布置低位线7，第5、13列的空位布置低位线6，第1列的第1行中空位布置低位线3，第9列的第1行中空位布置低位线2，第1、9列的第4、8行的空位布置低位线5，剩下的空位布置低位线4。

2.根据权利要求1所述的14位集成电路DAC电流源阵列版图布局设计，其特征在于：所述的高位线1～63和低位线1～8都为多个电流源PMOS管组合而成。

3.根据权利要求1或2所述的14位集成电路DAC电流源阵列版图布局设计，其特征在于：所述的高位线1～63分别为分布在阵列中的64个电流源PMOS管组成，低位线1～8分别为1/2，1/4，1，2，4，8，16，32个标准电流源PMOS管组成，其中低位线1为1/2的常开管。

4.根据权利要求1所述的14位集成电路DAC电流源阵列版图布局设计，其特征在于：所述的主阵列的四周布置有dummy保护器件，以减小边缘效应以及电流源有效输出阻抗影响。

5.根据权利要求1所述的14位集成电路DAC电流源阵列版图布局设计，其特征在于：所述的主阵列的左右中线位置布置有dummy保护器件。

6.根据权利要求1～5中任一个所述的14位集成电路DAC电流源阵列版图布局设计，其特征在于：所述的低位线1布置于主阵列左右中线上的Dummy管中的任意位置。

7.根据权利要求1所述的14位集成电路DAC电流源阵列版图布局设计方法，其特征在于：包括以下步骤：

（1）排布从左上角开始，规划一个2×4区域阵列A，每个区域中都可以布置4×4电流源阵列，然后按从左到右、由上到下分别划分为区域1、区域5、区域6、区域2、区域3、区域7、区域8以及区域4，其中，高位线1～8分布在区域1，高位线9～16分布在区域2，高位线17～24分布在区域3，高位线25～32分布在区域4，高位线33～39分布在区域5，高位线40～47分布在区域6，高位线48～55分布在区域7，高位线56～63分布在区域8，区域1中的上半部分即为一个2×4阵列，其中中间两列按先左后右、先上后下、数值由低到高的次序分布数值最小的四个高位线即高位线1～4，边上两列也是按先左后右、先上后下、数值由低到高的次序分布剩余的高位线即高位线5～8，下半部分与上半部分按区域1的中心点星型对称，其余的区域除了区域5外，排布规律与区域1一致，区域5中的左上角和右下角为空位，其他分布高位线，其高位线分布规律与区域1一致；

（2）在阵列A的右边布置一个与阵列A沿阵列A的右沿线对称的阵列B；

（3）将阵列A和阵列B组合为阵列C，在阵列C的右边布置一个与阵列C沿阵列C的右沿线对称的阵列D，阵列C、D的下方都布置与他们各自下沿线对称的阵列；

（4）将已经布置好的阵列组合成一个大阵列E，在阵列E的右边布置一个与阵列E沿阵列E的右沿线对称的阵列F，阵列E、F的下方都布置与他们各自下沿线对称的阵列；

（5）开始剩下的空位处布置低位线，上述阵列中有空位的行列共有8行16列，按含有空位的行列计，偶数列中的空位布置低位线8，第3、7、11、15列的空位布置低位线7，第5、13列的空位布置低位线6，第1列的第1行中空位布置低位线3，第9列的第1行中空位布置低位线2，第1、9列的第4、8行的空位布置低位线5，剩下的空位布置低位线4；

（6）所有的电流源阵列组合为阵列G，阵列G的四周及左右中线位置布置dummy保护器件，低位线1布置在左右中线上的Dummy管中的任意位置。

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