CN102637720A - 用于间隙填充的隔离结构外观 - Google Patents
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Abstract
公开了一种沟槽隔离结构和用于制作该沟槽隔离结构的方法。典型沟槽隔离结构包括第一部和第二部。第一部从半导体基板的表面至在半导体基板中的第一深度延伸，并且具有从在半导体基板的表面处的第一宽度至在第一深度处的第二宽度变窄的宽度，第一宽度大于第二宽度。第二部从在半导体基板中的第一深度至第二深度延伸，并且具有基本上从第一深度至第二深度的第二宽度。
Description
技术领域
本发明涉及一种沟槽隔离结构，更具体地，本发明涉及一种用于间隙填充的隔离结构外观。
背景技术
半导体集成电路(IC)行业已经经历了快速增长。在IC进化的过程中，通常已经增大了功能密度(即，每一芯片区域的相互连接器件的数量)同时已经减小了几何尺寸(即，可以使用制作方法制作的最小组件(或者线))。这种按比例缩小的方法通常通过提高生产效率和降低相关成本来提供优势。这种按比例缩小还增加了处理和制作IC的复杂性，并且，对于有待实现的这些进步，需要IC制作的类似发展。例如，因为沟槽隔离结构的纵横比随着器件技术节点按比例缩小而增大，所以填充诸如浅沟槽隔离(STI)结构的沟槽隔离结构变复杂并变昂贵。传统沟槽隔离结构外观和用于填充该沟槽隔离结构的处理执行蚀刻、沉积、退火、以及固化处理的复杂和昂贵组合以实现适当填充。因此，尽管将现有沟槽隔离结构外观和用于填充这些沟槽隔离结构的方法通常适用于其期望目的，但是该现有沟槽隔离结构外观和用于填充沟槽隔离结构的方法已经不能在所有方面完全符合要求。
发明内容
针对现有技术的缺陷，本发明提供了一种沟槽隔离结构，包括：第一沟槽隔离部，具有从半导体基板的表面延伸至所述半导体基板中的第一深度的第一侧壁，在所述第一侧壁和所述半导体基板的所述表面之间的第一角；以及第二沟槽隔离部，具有从所述第一深度处的所述第一侧壁延伸至所述半导体基板中的第二深度的第二侧壁，在所述第二侧壁和所述半导体基板的所述表面之间的第二角，其中，所述第一角小于所述第二角。
根据本发明所述的沟槽隔离结构，其中，所述第一沟槽隔离部具有从所述半导体基板的所述表面的第一宽度至所述第一深度处的第二宽度逐渐变窄的宽度，所述第一宽度大于所述第二宽度。
根据本发明所述的沟槽隔离结构，其中，所述第二沟槽隔离部具有基本上等于从所述第一深度至所述第二深度的所述第二宽度的宽度。
根据本发明所述的沟槽隔离结构，进一步包括：第三沟槽隔离部，具有从第二深度处的所述第二侧壁延伸至半导体基板中的第三深度的第三侧壁，在所述第三侧壁和所述半导体基板的所述表面之间的第三角，其中，所述第三角小于所述第一角和所述第二角。
根据本发明所述的沟槽隔离结构，其中，所述第三沟槽隔离部具有从所述第二深度处的所述第二沟槽隔离部的宽度逐渐变窄至小于所述第三深度处的所述第二沟槽隔离部的所述宽度的宽度。
根据本发明所述的沟槽隔离结构，其中，所述第一角小于或等于约85°而第二角约为90°。
根据本发明所述的沟槽隔离结构，其中，所述第一沟槽隔离部和所述第二沟槽隔离部填充有绝缘材料。
根据本发明所述的一种器件，包括：半导体基板；以及在所述半导体基板中的沟槽，所述沟槽包括：第一部，从所述半导体基板的表面延伸至所述半导体基板中的第一深度，其中，所述第一部具有从所述半导体基板的所述表面处的第一宽度至在所述第一深度处的第二宽度逐渐变窄的宽度，所述第一宽度大于所述第二宽度；第二部，从所述第一深度延伸至所述半导体基板中的第二深度，其中，所述第二部基本上具有从所述第一深度至所述第二深度的所述第二宽度。
根据本发明所述的器件，其中，所述第一部包括：逐渐变窄的侧壁，在所述半导体基板的所述表面和所述逐渐变窄的侧壁之间的角小于约85°。
根据本发明所述的器件，其中，所述第二部包括：侧壁，在所述半导体基板的所述表面和所述侧壁之间的角小于约120°。
根据本发明所述的器件，其中，在所述半导体基板中的所述沟槽进一步包括：从所述第二深度延伸至所述半导体基板中的所述第三深度的第三部，其中，所述第三部具有从所述第二深度处的所述第二宽度至在所述第三深度处的第三宽度逐渐变窄的宽度，所述第二宽度大于所述第三宽度。
根据本发明所述的器件，其中，所述第三部包括：逐渐变窄的侧壁，在所述半导体基板的所述表面和所述逐渐变窄的侧壁之间的小于等于约45°的角。
根据本发明所述的器件，其中，所述第三宽度约为0，使得所述沟槽的底部是个点。
根据本发明所述的器件，进一步包括：设置在所述沟槽中的介电材料。
根据本发明所述的器件，其中，所述沟槽为浅沟槽隔离(STI)结构。
根据本发明所述的一种方法，包括：提供半导体基板；以及执行至少两种蚀刻工艺以形成在所述半导体基板中的沟槽，其中，所述执行至少两种蚀刻工艺包括：执行第一蚀刻工艺以形成从所述半导体基板的表面延伸至所述半导体基板中的第一深度的第一沟槽部，其中，所述第一沟槽部具有从所述半导体基板的所述表面处的第一宽度至所述第一深度处的第二宽度逐渐变窄的宽度，所述第一宽度大于所述第二宽度，以及执行第二蚀刻工艺以形成第二沟槽部和第三沟槽部，所述第二沟槽部从所述第一深度延伸至所述半导体基板中的第二深度，其中，所述第二沟槽部具有基本上从所述第一深度至所述第二深度的所述第二宽度，并且所述第三沟槽部从所述第二深度延伸至所述半导体基板中的第三深度，其中，所述第三沟槽部具有从所述第二深度处的所述第二宽度至在所述第三深度处的第三宽度逐渐变窄的宽度，所述第二宽度大于所述第三宽度；以及用材料填充所述沟槽。
根据本发明所述的方法，其中，执行所述第一蚀刻工艺和所述第二蚀刻工艺包括使用氟化碳气体。
根据本发明所述的方法，其中，执行所述第一蚀刻工艺包括使用包括CH2F2气、Cl2气、O2气、以及HBr气的蚀刻方法。
根据本发明所述的方法，其中，执行所述第二蚀刻工艺包括使用包括CH2F2气、SF6气、N2气、以及He气的蚀刻方法。
根据本发明所述的方法，其中，用所述材料填充所述沟槽包括在所述沟槽中沉积高纵横比(HARP)氧化物或者高密度等离子体(HDP)氧化物。
根据本发明所述的方法，其中，用所述材料填充所述沟槽包括：在沉积所述HARP氧化物或者HDP氧化物以前，执行易流动化学汽相沉积(CVD)工艺。
附图说明
当结合附图进行阅读时，根据下面的详细描述可以更好地理解本公开。应该强调的是，根据本行业的实践标准，各种部件没有被按比例绘制并且仅仅用于说明的目的。实际上，为了论述清楚，各种部件的尺寸可以被任意增大或减小。
图1为根据本公开的多方面包括沟槽隔离结构的器件的实施例的概略剖面图。
图2A和图2B为根据本公开的多方面图1的器件的概率剖面图。
图3为用于根据本公开的多方面制作沟槽隔离结构的方法的流程图。
图4～图6为在根据图3的方法的各种制作阶段期间包括沟槽隔离结构的器件的实施例的多幅概略剖面图。
具体实施方式
以下公开提供了许多不同的实施例、或实例，用于实施本发明的不同部件。以下描述了元件和配置的特定实例以简化本发明。当然，这些仅仅是实例而且不打算进行限定。例如，以下描述中第一个部件在第二个部件“上方”或“上”形成可包括其中第一和第二部件以直接接触方式形成的实施例，并且也可包括在第一和第二部件之间形成有附加部件的实施例，使得第一和第二部件可不直接接触。另外，本公开可重复各种实例中的参考数字和/或文字。该重复是为了简单和清晰的目的而且其本身并非示出了所讨论的各种实施例和/或配置之间的关系。
此外，为了容易描述，在本文中空间相对术语(诸如，“下”、“之下”、“下部”、“之上”、“上部”等)用于描述如在图中所示的一个元件或部件与另一元件或部件的关系。除了在图中所描绘的定向之外，这些空间相对术语旨在包括使用器件或操作的不同定向。例如，如果在图中的器件翻转，则然后，如为在其他元件或部件“之下”或“下”所描述的元件将定向为在其他元件或部件“之上”。因此，典型术语“之下”可以包括之上和之下这两种定向。装置可以不同地定向(选择90度或者其他定向)并且因此可以同样解释本文所使用的空间相对描述符。
图1为根据本公开的多方面包括沟槽隔离结构的器件100的实施例的概略剖面图。为了清楚，已经简化了图1以更好地理解本公开的发明概念。可以在沟槽隔离结构100中添加附加部件，并且对于沟槽隔离结构100的附加实施例可以替换或去除某些下述部件。
在图1中，器件100包括基板110。基板可以掺杂p型或者n型。在所描述的实施例中，基板110为包括硅的半导体基板。作为选择或者另外，基板110包括：另一元素半导体，诸如锗和/或金刚石；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或镝化铟；以及合金半导体：包括SiGe、GaAsP、AlInAs、AlGaAS、GaInAs、GaInP、和/或GaInAsP；或者其组合。基板110可以为绝缘体上硅(SOI)。基板110可以包括掺杂外延层、梯度半导体层、和/或诸如硅锗层上硅层的覆盖不同类型的另一半导体层的半导体层。基板110具有表面112和与表面112相对的表面114。在表面112和114之间测量基板110的厚度T。
器件100包括具有设置在基板110中的沟槽120的沟槽隔离结构。在所描述的实施例中，沟槽隔离结构包括设置在基板110中的三个沟槽120。沟槽隔离结构根据器件100的设计要求可以包括更少沟槽，例如，仅一个，或者多个。为了容易论述，下文将限定对单个沟槽120的论述。在所描述的实施例中，沟槽120从基板表面112至在基板110中的深度D延伸。D小于基板110的厚度T。在实例中，沟槽120具有从约
至约
的深度D。如以下进一步论述的，沟槽120具有提高通过诸如介电材料的材料填充沟槽120的剖面。更具体地，沟槽120具有包括第一部120A、第二部120B、以及第三部120C的剖面。
第一部120A从基板表面112至在基板110中的深度DA延伸。在所描述的实施例中，深度DA从约
至
第一部120A的宽度从基板表面112至深度DA变小。例如，第一部120A在基板表面112处具有宽度WA；在深度DA处具有宽度WB；并且在基板表面112和深度DA之间具有在WA和WB之间变化的宽度。在实例中，WA为从约15nm至约45nm，并且WB为约5nm至约25nm。第一部120A包括以从基板表面112至深度DA的角ΦA延伸的侧壁122。在所描述的实施例中，在基板表面112和侧壁122之间的ΦA约小于85°。在另一实例中，在基板表面112和侧壁122之间ΦA的约小于等于83°。
将第二部120B设置在第一部120A之下。第二部120B从在基板110中的深度DA至在基板110中的深度DB延伸。在所描述的实施例中，深度DB为从约
至约
第二部120B的宽度为从深度DA至深度DB基本相等。例如，第二部120B具有从深度DA至深度DB约WB的宽度。在实例中，如上所注释的，WB为约5nm至25nm。第二部120B包括从第一部120A的侧壁122至深度DB延伸的侧壁124。侧壁124与基板表面112基本垂直。例如，在基板表面112和侧壁124之间的角ΦB约小于120°。在所描述的实施例中，在基板表面112和侧壁124之间的角ΦB约为90°。
将第三部120C设置在第二部120B之下。第三部120C从在基板110中的深度DB至在基板110中的深度DC延伸。在所描述的实施例中，深度DC等于沟槽120的深度D，并且因此，深度DC为从约
至约
第三部120C的宽度从深度DB至深度DC变小。例如，第三部120C在深度DB处具有宽度WB；在深度DC处具有约为0的宽度；以及在深度DB和深度DC之间具有在WB和0之间变化的宽度。在实例中，如上所注释的，WB为约5nm至约25nm。第三部120C包括从侧壁124至深度DC延伸的侧壁126。在所描述的实施例中，由于第三部120C的宽度变小至约为0，所以侧壁126变小至点128。点128可以为圆点或者其他任何适当形状点。此外，在所描述的实施例中，在基板表面112和侧壁128之间的角ΦC约小于等于45°。
参照图2A和图2B，沟槽120可以填充有绝缘材料130。绝缘材料130包括诸如氧化硅、氮化硅、氮氧化硅、其他适当材料、或者其组合的介电材料。在所描述的实施例中，绝缘材料130包括：高密度等离子(HDP)氧化物、高纵横比处理(HARP)氧化物、易流动化学汽相沉积(CVD)氧化物、或者其组合。填充沟槽120的绝缘材料130可以具有多层结构，例如，形成在沟槽的侧壁上的热氧化衬里层和形成在热氧化衬里层上的氮化硅或氧化硅层。在所描述的实施例中，填充沟槽120隔离基板110的多个区域。例如，填充沟槽120可以隔离器件100的多个器件(未示出)。在所描述的实施例中，填充沟槽120为限定和电隔离器件100的多个区域的浅沟槽隔离(STI)结构。
公开的沟槽剖面便于完全填充如图2A所示的沟槽120，或者沟槽剖面使形成在沟槽120中的任何孔隙132限定至沟槽120的第二部120B和/或第三部120C。使任何孔隙132局限于沟槽的底部，尤其第二部120B和/或120C确保孔隙不会降低器件性能。例如，如果孔隙132要形成在第一部130A中，则孔隙132可能在随后处理期间填充有导电材料，这将降低器件性能。因此，公开的沟槽剖面便于以这样一种方法填充沟槽120，这种方法去除了孔隙132或者使孔隙132局限于不影响器件完整性的沟槽120的一部分。如以下进一步论述的，由于公开的沟槽剖面使用HDP氧化物和HARP氧化物沉积处理促进改善填充沟槽120，所以公开的沟槽剖面通过需要比传统沟槽剖面更少和更小的成本处理步骤来减小制作成本。
图3为用于根据本公开的多方面制作沟槽隔离结构的方法200的实施例的流程图。方法200以块202开始，其中，提供了基板。在块204处，执行至少两种蚀刻工艺以形成设置在基板中的第一沟槽部、第二沟槽部、以及第三沟槽部。设置在基板中的第一、第二、以及第三沟槽部形成在基板中的沟槽。方法200继续块206，其中，完成沟槽隔离结构的制作。例如，沟槽可以填充有介电材料。在实例中，沟槽填充有通过HDP沉积处理、HARP沉积处理、易流动CVD处理、其他适当沉积处理、或者其组合所形成的氧化材料。可以在方法200以前、期间、以及以后提供附加步骤，并且对于该方法的附加实施例可以替换或者去除所述的某些步骤。以下论述示出了可以根据图3的方法200制作的沟槽隔离结构的多个实施例。
图4～6为根据图3的方法在多种制作阶段期间集成电路器件300的实施例的多种概略剖面图。在所描述的实施例中，集成电路器件300包括沟槽隔离结构。集成电路器件300可以包括集成电路(IC)芯片、片上系统(SoC)、或者其部件，该部件包括多种无源和有源微电子组件，例如，电阻器、电容器、电感器、二极管、金属氧化物半导体场效应晶体管(MOSFET)、互补MOS(CMOS)晶体管、双极结型晶体管(BJT)、横向扩散MOS(LDMOS)晶体管、大功率MOS晶体管、鳍式场效应晶体管(FinFET)、其他适当组件、或者其组合。沟槽隔离结构可以与集成电路器件300的多种电路隔离。为了清晰，已经简化了图4～图6以更好地理解本公开的发明概念。可以在集成电路器件300中添加附加部件，并且对于集成电路器件300的附加实施例可以替换或者去除下述某些部件。
在图4中，提供了基板310。在所描述的实施例中，基板310为包括硅的半导体基板。基板可以掺杂p型或者n型。作为选择或者另外地，基板310，包括其他元素半导体，例如锗和/或金刚石；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或镝化铟；合金半导体，包括SiGe、GaAsP、AlInAs、ALGaAs、GaInAs、GaInP、和/或GaInAsP；或者其组合。基板310可以为绝缘体上半导体(SOI)。基板310可以包括掺杂外延层、梯度半导体层、和/或诸如锗化硅层上硅层的覆盖不同类型的另一半导体层的半导体层。
在所描述的实施例中，基板310具有表面312和与表面312相对的表面314。测量在表面312和314之间基板310的厚度。基板可以为根据集成电路器件300的设计要求的p型或者n型基板。基板310掺杂有的P型掺杂物包括：硼、镓、铟、其他P型掺杂物、或者其组合。基板310可以掺杂有的N型掺杂物包括：磷、砷、其他适当n型掺杂物、或者其组合。基板310可以包括多个p型掺杂区域和/或n型掺杂区域。可以在各种步骤和技术中使用诸如离子注入或者扩散的方法来实施掺杂。
将图案形成层315设置在基板表面312的上并且将图案形成层316设置在图案形成层315的上。在所描述的实施例中，图案形成层315和316包括诸如氧化硅、氮化硅、氮氧化硅、其他适当介电材料、或者其组合的介电材料。例如，图案形成层315为氮化硅层，并且图案形成层316为氧化物层。作为选择，图案形成层315和/或图案形成层316可以为诸如光致抗蚀剂的抗蚀剂。图案形成层315和316包括露出基板表面312的一部分的开口317。可以通过光刻和蚀刻工艺来形成开口317。光刻处理可以包括：光致抗蚀剂涂覆(例如，旋涂)、软烘、掩膜对准、曝光、曝光后焙烘、光致抗蚀剂显影、冲洗、干燥(例如，硬烘)、其他适当处理、或者其组合。作为选择，光刻曝光处理可以包括无掩膜光刻、电子束成像、或者离子束成像。蚀刻工艺包括干蚀刻、湿蚀刻、其他蚀刻方法、或者其组合。在实例中，形成开口317可以包括在基板表面312的上形成图案形成层315和316、在图案形成层316的上形成光致抗蚀剂层、对具有露出图案形成层316的其中的开口的光致抗蚀剂层进行曝光和显影、以及蚀刻曝光的图案形成层316和下图案形成层315直到露出基板表面312的一部分。
在图5中，蚀刻工艺A去除基板310的露出部以在基板310中形成沟槽318。控制蚀刻工艺A以达到沟槽318的期望剖面。更具体地，蚀刻工艺A使用聚合体富气，其中调节该聚合体富气以实现诸如在图5中所示的具有变窄剖面的第一沟槽部(诸如，参照图1和图2A-图2B所述的第一沟槽部120A)。沟槽318具有从基板表面312延伸至基板310中的侧壁322。在基板表面312和侧壁322之间的角Φ3A小于85°。在所描述的实施例中，蚀刻工艺A为干蚀刻工艺。干蚀刻工艺具有可以调节的蚀刻参数，例如，使用的蚀刻剂、蚀刻压力、电压、射频(RF)偏压、RF偏置功率、蚀刻剂流速、以及其他适当参数。例如，可以使用约1mT(milli-Torr)至约50mT的蚀刻压力，可以使用约500W(Watt)～2,000W的电源功率，和包括含氟化碳气体(诸如CH2F2、CH3F、C2F6、C3F8、C4F6、C4F8或者其组合)、含氯气体(诸如CL2)、含氧气体(O2)、含氢气体(诸如HBr、CH4、或者其组合)、其他适当玻璃、或者其组合的蚀刻剂。在实例中，蚀刻工艺A使用约1mT至约50mT的蚀刻压力、约500W～约2,000W的电源功率、约50V(Volt)至约300V的RF偏置电压、约15sccm(每分钟标准立方厘米)至约45sccm的CH2F2流速、约40sccm至约120sccm的Cl2流速、约5sccm至约20sccm的O2流速、以及约200sccm至约500sccm的HBr流速。沟槽318的蚀刻剖面具有适当深度。在蚀刻工艺期间，在沟槽318的侧壁322上形成聚合体层335。聚合体层335将防止随后的蚀刻工艺影响沟槽318的变窄剖面，从而确保在基板表面312和侧壁之间的角Φ3A保持约小于85°。
在蚀刻以后，基板310的部分保持在沟槽318中的露出。在图6中，蚀刻工艺B去除基板310的露出部分以形成在基板310中的沟槽320。蚀刻工艺B使用比蚀刻工艺A更少的化学组成(leaner chemistry)，其中，控制该蚀刻工艺B以实现用于沟槽320的期望沟槽剖面。更具体地，调整该蚀刻工艺B以实现第一沟槽部320A、第二沟槽部320B、以及第三沟槽部320C。在蚀刻工艺B中，该更少的化学组成可以形成微钝化层，该微钝化层便于形成具有垂直剖面的第二沟槽部320B。因为蚀刻工艺B使用更少的化学组成，所以当与蚀刻工艺A相比较时，蚀刻工艺B(具体地，用在蚀刻工艺中的气体)将生成在沟槽侧壁上的更少钝化层。在所描述的实施例中，蚀刻工艺B为干蚀刻工艺。干蚀刻工艺具有可以调整的蚀刻参数，例如，所使用的蚀刻剂、蚀刻压力、电源功率、射频(RF)偏置电压、RF偏置功率、蚀刻剂流速、以及其他适当参数。尤其，可以调整蚀刻工艺以实现沟槽320的第二沟槽部320B的垂直剖面。例如，可以使用约1mT(milli-Torr)至约50mT的蚀刻压力。可以使用约200W(Watt)～约1,000W的电源功率，和包括含氟化物气体(诸如SF6、CH2F2、CF4、CH3F、C2F6、C3F8、C4F6、C4F8、NF3、或者其组合)、含氯气体(诸如CL2)、含氮气体(诸如N2)、含氧气体(诸如O2)、含氢气体(诸如HBr、CH4、或者其组合)、含氦气体(诸如He)、其他适当气体、或者其组合的蚀刻剂。在实例中，蚀刻工艺B使用约1mT至约50mT的蚀刻压力、约200W～约1,000W的电源功率、约20V(Volt)至约200V的RF偏置电压、约20sccm至约100sccm的SF6流速、约30sccm至约100sccm的CH2F2流速、约30sccm至约150sccm的N2流速、以及约50sccm至约300sccm的He流速。
在图5和图6中，蚀刻工艺A和B实现提高随后填充沟槽320的沟槽剖面。第一部320A、第二部320B、以及第三部320C形成具有定位在两个变窄部件之间的垂直部的漏斗形沟槽剖面。第一部320A基板表面312延伸至在基板310中的深度D3A。在所描述的实施例中，深度D3A从约
至约
第一部320A的宽度从基板表面312至深度D3A变窄。例如，第一部320A在基板表面312处具有宽度W3A；在深度D3A处具有宽度W3B；以及在基板表面312和深度D3A之间具有在W3A和W3B之间的变化的宽度。在实例中，W3A为从约15nm至约45nm，并且W3B为约5nm～约25nm。第一部320A包括从基板表面312至深度D3A以角Φ3A延伸的侧壁322。如上所注释的，在所描述的实施例中，在基板表面312和侧壁322之间的ΦA约小于85°。在另一实例中，在基板表面312和侧壁322之间的ΦA约小于等于83°。
第二部320B设置在第一部320A之下。第二部320B从在基板310中的深度D3A至在基板310中的深度D3B延伸。在所描述的实施例中，深度D3B为从约
至约
第二部320B的宽度基本上从深度D3A至深度D3B相等。例如，第二部320B具有从深度D3A至深度D3B约W3B的宽度。在实例中，如以上所注释的，W3B为约5nm～约25nm。第二部320B包括从第一部320A的侧壁322至深度D3B延伸的侧壁324。侧壁324与基板表面312基本垂直。例如，在基板表面112和侧壁124之间的角ΦB小于约120°。在所描述的实施例中，在基板表面112和侧壁124之间的角ΦB约为90°。
将第三部320C设置在第二部320B之下。第三部320C从在基板310中的深度D3B至在基板310中的深度D3C延伸。在所描述的实施例中，深度D3C为沟道320的深度。在实例中，深度D3C为从约
至约
第三部321C的宽度从深度D3B至深度D3C变窄。例如，第三部320C在深度D3B处具有宽度W3B；在深度D3C处具有约为0的宽度；以及在深度D3B和深度D3C之间具有在W3B和0之间变动的宽度。在实例中，如以上所注释的，W3B约为5nm至约25nm。第三部320C包括从侧壁324至深度D3C延伸的侧壁326。在所描述的实施例中，由于第三部320C的宽度变窄至约为0，所以侧壁326变窄至点328。点328可以为圆点或者其他适当形状点。此外，在所描述的实施例中，在基板表面312和侧壁328之间的角Φ3C小于等于约45°。
通过蚀刻工艺A和B实现的沟槽320的公开的沟槽剖面使用诸如介电材料的传统绝缘材料便于适当填充沟槽320。例如，沟槽320可以填充有氧化硅、氮化硅、氮氧化硅、其他适当材料、或者其组合。在实例中，填充沟槽320的绝缘材料包括HDP氧化物、HARP氧化物、易流动CVD氧化物、或者其组合。填充沟槽320的绝缘材料可以具有多层结构，诸如形成在沟槽320的侧壁上的热氧化衬里层和形成热氧化衬里层上的氮化硅或氧化硅层。填充沟槽320与基板310的多个区域隔离。在实例中，填充沟槽320可以为限定并且电隔离集成电路器件的多个区域的浅沟槽隔离(STI)结构。
沟槽320的公开的沟槽剖面便于完全填充沟槽，或者将形成在绝缘材料中的任何孔隙局限于沟槽320的第二部320B和/或第三部320C。将孔隙局限于沟槽的底部，尤其第二部320B和/或第三部320C确保孔隙没有降低器件性能。因此，公开的沟槽剖面便于以一种方法填充沟槽320，该方法去除了孔隙或者将孔隙局限于没有影响器件完整性的沟槽320的一部分。由于公开的沟槽剖面使用HDP氧化物和HARP氧化物沉积处理促进改善填充沟槽320，所以公开的沟槽剖面消除需要用于以诸如小于等于20nm的技术节点的更小技术节点填充沟槽的更复杂和更昂贵的处理。反之，形成公开的沟槽剖面并且通过降低的制作成本填充该沟槽剖面。应了解，不同实施例可以具有不同优点，并且没有必要对任何实施例要求特定优点。
本公开提供了多个不同实施例。例如，沟槽隔离结构包括第一沟槽隔离部、第二沟槽隔离部、以及第三沟槽隔离部。第一沟槽隔离部具有从半导体基板的表面至在半导体基板中的第一深度延伸的第一侧壁，其中，在第一侧壁和半导体基板的表面之间的第一角小于等于约85°。第二沟槽隔离部具有从在半导体基板中的第一深度处的第一侧壁至第二深度延伸的第二侧壁，其中，在第二侧壁和半导体基板的表面之间的第二角约为90°。第三沟槽隔离部具有从在半导体基板中的第二深度处的第二侧壁至第三深度延伸的第三侧壁，其中，在第三侧壁和半导体基板的表面之间的第三角小于90°，例如，小于等于约45°。
第一沟槽隔离区域可以具有从在半导体基板的表面处的第一宽度至在第一深度处的第二宽度变窄的宽度，第一宽度大于第二宽度。第二沟槽隔离部可以具有基本上与从第一深度至第二深度的第二宽度相等的宽度。第三沟槽隔离部可以具有从在第二深度处的第二宽度至在第三深度处的第三宽度变窄的宽度，第二宽度大于第三宽度。第三隔离部的底部可以为圆点。第一沟槽隔离部、第二沟槽隔离部、以及第三沟槽隔离部可以填充有绝缘材料。可以将在绝缘材料中的任何孔隙局限于第二沟槽隔离部、第三沟槽隔离部、或者第二沟槽隔离部和第三沟槽隔离部这两者中。
在另一实例中，器件包括半导体基板和在该半导体基板中的沟槽。沟槽包括第一部、第二部、以及第三部。第一部从半导体基板的表面至在半导体基板中的第一深度延伸，并且具有从在半导体基板的表面处的第一宽度至在第一深度处的第二宽度变窄的宽度，第一宽度大于第二宽度。第二部从在半导体基板中的第一深度至第二深度延伸，并且基本上具有从第一深度至第二深度的第二宽度。第三部从在半导体基板中的第二深度至第三深度延伸，并且具有从在第二深度处的第二宽度至第三深度处的第三宽度变窄的宽度，第二宽度大于第三宽度。
第一部可以包括变窄侧壁，其中，在半导体基板的表面和变窄侧壁之间的角约小于85°。第二部可以包括侧壁，其中，在半导体基板的表面和侧壁之间的角约小于120°。第三部可以包括变窄侧壁，其中，在半导体基板的表面和变窄侧壁之间的角小于90°，例如，小于等于约45°。第一深度可以为从约
至约
并且第三深度可以为约
至约
第三宽度可以约为0，以使沟槽的底部为点。器件可以进一步包括设置在沟槽中的介电材料。沟槽可以为浅沟槽隔离(STI)结构。
仍在另一实施例中，方法包括提供半导体基板，执行至少两种蚀刻工艺以形成在半导体基板中的沟槽，以及通过材料填充该沟槽。执行至少两种蚀刻工艺包括：执行第一蚀刻工艺以形成第一沟槽部，和执行第二蚀刻工艺以形成第二沟槽部和第三沟槽部。第一沟槽部从半导体基板的表面至在半导体基板中的第一深度延伸，其中，第一部具有从在半导体基板的表面处的第一宽度至第一深度处的第二宽度变窄的宽度，第一宽度大于第二宽度。第二沟槽部从在半导体基板中的第一深度至第二深度延伸，其中，第二部基本上具有从第一深度至第二深度的第二宽度。第三宽度从在半导体基板中的第二深度至第三深度延伸，其中，第三部具有从在第二深度处的第二宽度至第三深度处的第三宽度变窄的宽度，第二宽度大于第三宽度。执行第一蚀刻工艺和第二蚀刻工艺可以包括使用氟化碳气体。在实例中，执行第一蚀刻工艺包括使用包括CH2F2气体、Cl2气、O2气、以及HBr气体的蚀刻方法。在实例中，执行第二蚀刻工艺包括使用包括CH2F2气、SF6气、N2气、以及He气的蚀刻方法。通过材料填充沟槽可以包括：在沟槽中沉积高纵横比处理(HARP)氧化物或高密度等离子体(HDP)氧化物。在实例中，在沉积HARP氧化物或HDP氧化物以前，执行易流动化学汽相沉积(CVD)处理以在沟槽中形成易流动CVD氧化物。
上面概述了若干实施例的部件，使得本领域普通技术人员可以更好地理解本公开的多方面。本领域普通技术人员应该理解，可以很容易地使用本公开作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的处理和结构。本领域普通技术人员也应该意识到，这种等效构造并不背离本公开的精神和范围，并且在不背离本公开的精神和范围的情况下，可以在其中进行多种变化、替换以及改变。
Claims (10)
1.一种沟槽隔离结构，包括：
第一沟槽隔离部，具有从半导体基板的表面延伸至所述半导体基板中的第一深度的第一侧壁，在所述第一侧壁和所述半导体基板的所述表面之间的第一角；以及
第二沟槽隔离部，具有从所述第一深度处的所述第一侧壁延伸至所述半导体基板中的第二深度的第二侧壁，在所述第二侧壁和所述半导体基板的所述表面之间的第二角，其中，所述第一角小于所述第二角。
2.根据权利要求1所述的沟槽隔离结构，其中，所述第一沟槽隔离部具有从所述半导体基板的所述表面的第一宽度至所述第一深度处的第二宽度逐渐变窄的宽度，所述第一宽度大于所述第二宽度。
3.根据权利要求2所述的沟槽隔离结构，其中，所述第二沟槽隔离部的宽度基本上等于从所述第一深度至所述第二深度的所述第二宽度。
4.根据权利要求1所述的沟槽隔离结构，进一步包括：第三沟槽隔离部，具有从第二深度处的所述第二侧壁延伸至半导体基板中的第三深度的第三侧壁，在所述第三侧壁和所述半导体基板的所述表面之间的第三角，其中，所述第三角小于所述第一角和所述第二角。
5.根据权利要求4所述的沟槽隔离结构，其中，所述第三沟槽隔离部的宽度从所述第二深度处的所述第二沟槽隔离部的宽度逐渐变窄至小于所述第三深度处的所述第二沟槽隔离部的所述宽度。
6.根据权利要求1所述的沟槽隔离结构，其中，所述第一角小于或等于约85°而第二角约为90°。
7.根据权利要求1所述的沟槽隔离结构，其中，所述第一沟槽隔离部和所述第二沟槽隔离部填充有绝缘材料。
8.一种器件，包括：
半导体基板；以及
在所述半导体基板中的沟槽，包括：
第一部，从所述半导体基板的表面延伸至所述半导体基板中的第一深度，其中，所述第一部具有从所述半导体基板的所述表面处的第一宽度至在所述第一深度处的第二宽度逐渐变窄的宽度，所述第一宽度大于所述第二宽度。
第二部，从所述第一深度延伸至所述半导体基板中的第二深度，其中，所述第二部基本上具有从所述第一深度至所述第二深度的所述第二宽度。
9.根据权利要求8所述的器件，其中，所述第一部包括：逐渐变窄的侧壁，在所述半导体基板的所述表面和所述逐渐变窄的侧壁之间的角小于约85°。
10.一种方法，包括：
提供半导体基板；以及
执行至少两种蚀刻工艺以形成在所述半导体基板中的沟槽，其中，所述执行至少两种蚀刻工艺包括：
执行第一蚀刻工艺以形成从所述半导体基板的表面延伸至所述半导体基板中的第一深度的第一沟槽部，其中，所述第一沟槽部具有从所述半导体基板的所述表面处的第一宽度至所述第一深度处的第二宽度逐渐变窄的宽度，所述第一宽度大于所述第二宽度，以及
执行第二蚀刻工艺以形成第二沟槽部和第三沟槽部，所述第二沟槽部从所述第一深度延伸至所述半导体基板中的第二深度，其中，所述第二沟槽部具有基本上从所述第一深度至所述第二深度的所述第二宽度，并且所述第三沟槽部从所述第二深度延伸至所述半导体基板中的第三深度，其中，所述第三沟槽部具有从所述第二深度处的所述第二宽度至在所述第三深度处的第三宽度逐渐变窄的宽度，所述第二宽度大于所述第三宽度；以及
用材料填充所述沟槽。
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