CN102576720B - 硅光子检测器 - Google Patents
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Abstract
提供一种硅光子检测器装置及方法，用以于该硅光子检测器配置成检测模式时，检测在局部空乏浮体绝缘体上半导体场效晶体管(310)中的入射光子，其中，该局部空乏浮体绝缘体上半导体场效晶体管在浮体区(304)中捕捉由可见光和中红外光所产生的电荷，并在读取模式中利用电流检测器测量或读取所导致的增强漏极电流。
Description
技术领域
本发明一般关于一种半导体装置与半导体工艺的领域。在一态样中，本发明关于一种用于在讯息处理系统感测或使用光线的方法或设备。
背景技术
可见光子电流使用光线以提供高带宽、低功率以及高速率讯息转换，但为了与现有用于讯息处理的集成电路相互配合，光线讯息必须转换成电子讯息，且与集成电路兼容。先前试着开发的光子检测器遇到功能上的问题，这些问题是由于制造光子检测器所使用的材料性质或光子检测器的设计所致。例如，以硅为基础的光检测器在能量1.1eV（如比约1050nm更大的波长）下的转换光线是非常低效，因为关连到有硅的间接带隙。额外的，习知电荷耦合组件（CCD）、互补式金氧半导体（CMOS）或双极性互补金氧半导体（BJT）光检测器相对缓慢（因为须要内在的RC时间来充电与放电或重置），需要太多的空间（因为低效检测器必须有大的活动面积），缺乏内在增益，以及不能用检测中红外线光（因为在光波长1100nm以上检测到的效率接近零）。然而，因为硅主体的透明允许光学信号穿过硅衬底，其要求进入硅芯片的首次整合光学将于1500nm（如约0.8eV）左右。此外，电信产业已精通于1500nm光线的高带宽通讯的许多方面，但使用稀有半导体第Ш-V族材料（如磷化镓（GaP）、砷化镓（GaAs）或磷化铟（InP））的检测器，对于现有的互补式金氧半导体（CMOS）不具有容易与廉价的整合。
因此，需要一种改良的集成电路光子检测器装置、方法及系统，其满足各种于上述发明所发现的习知问题，尽管需了解此相关技术段落的说明并不打算提供作为承认其叙述的内容为背景技术，其中，本领域的技术人员在审阅本发明应用以及参阅附图及其说明之后即能清楚明了传统解决问题和技术的各种限制和缺点。
发明内容
广义来说，揭露一种小型硅基光学检测器，用于利用具有浮体的绝缘体上半导体(SOI)晶体管检测可见光和中红外光，该浮体有效捕捉来自检测光的多余载体，当该检测器读取时，其增强了漏极电流。在光子检测模式中，该绝缘体上半导体检测器晶体管的栅极、漏极及源极端保持在第一固定电压（例如：Vss），以至于该浮体绝缘体上半导体检测器晶体管本体收集由具有波长达到至少1500nm的入射光的光子所导致的电荷。在读取模式中，为了增进装置灵敏度同时提供良好增益，可通过将该漏极与栅极端提升至所选择的第二固定参考电压(Vref)或者近乎未照光的晶体管阈值电压(Vt)，而在源极端读取该本体内的多余电荷。这些在该本体内的多余载体（NMOS的电洞与PMOS的电荷）将继续留在该本体中，但将静电耦合至晶体管沟道，其造成在读取模式中降低该阈值电压并因而增强漏极电流。在重置模式中，通过将该栅极电压设定为该第一固定电压（例如：Vss）以及将该漏极端的电压降低至负电压而在该本体中逐渐扩散以移除该本体电荷。在此方式中，该光学检测器将该光子转换为具有增益的电子信号。在选择的实施例中，可以标准CMOS工艺来制作所揭露的光学检测器以整合为用于任何硅光学光子应用的检测器，包含时钟分配与讯息转换。在选择的实施例中，可利用多个平行堆迭的绝缘体上半导体光学检测器的架构来增加该光学检测器的效率。额外的或替代的，可利用设置有数个晶体管在光束路径中的架构来增加该光学检测器的速度，而该光束路径被交替地设定为检测模式、读取模式、及重置模式以增加检测速度。
于一选择的示范实施例，揭露一种浮体光子检测器及方法。所揭露的浮体光子检测器包含形成在衬底上的半导体上绝缘体层（例如形成在埋藏绝缘体层上的单晶硅层）。在该半导体上绝缘体层中，配置有漏极区、源极区及分隔开该源极与漏极区的浮体区。该浮体光子检测器亦包含配置以至少大幅覆盖该绝缘体上半导体层的浮体区并通过栅极介电层与该浮体区绝缘。因为这个结构，该浮体光电晶体管于第一光源未照射该浮体区时具有第一相对高阈值电压，而于该第一光源照射该浮体区时管具有第二相对低阈值电压。于操作中，当施加第一相对低参考电压于该栅极电极与源极和漏极区时，该浮体区捕捉该第一光源的多余载体，以至于当施加相对高参考电压于该栅极电极与漏极区而该源极区维持在该第一相对低参考电压时，可检测多余电荷为增强漏极电流。在选择的实施例中，该源极和漏极区为n型源极和漏极区，而该浮体区为局部空乏的p型浮体区，导致构成n型或NMOS光电晶体管。在其它实施例中，该源极和漏极区为p型源极和漏极区，而该浮体区为n型浮体区，导致构成p型或PMOS光电晶体管。使用恰当的掺杂与设计，当具有波长达到至少1500nm的第一光源照射浮体区时，该浮体光电晶体管具有该第二相对低阈值电压。
附图说明
本领域技术人员通过参考附图可清楚了解本发明及其多数目的、功能和优点。在数个图中相同的参考数值表示相同或类似的元素。
图1为半导体晶圆结构的局部截面图，其中形成具有束缚体结构的场效晶体管；
图2为相比于硅衬底的费米能级，NMOS场效晶体管的衬底区中的电洞和电子的能级的简单绘示图；
图3图为根据本发明的选择的实施例的半导体晶圆结构的局部截面图，其中形成具有用以检测光子的浮体结构的场效晶体管；
图4（a）为第一光源照射绝缘体上半导体光学检测器晶体管时所量测的漏极电流作为栅极和漏极电压的函数的绘示图；
图4（b）为第一和第二光源照射绝缘体上半导体光学检测器晶体管时所量测的漏极电流的相对变化作为栅极和漏极电压的绘示图；
图4（c）为作为绝缘体上半导体光学检测器晶体管长度的函数的阈值电压并掺杂以显示照射1320nm激光光源的效应的绘示图；
图4（d）为作为绝缘体上半导体光学检测器晶体管长度的函数的阈值电压并掺杂以显示照射1064nm激光光源的效应的绘示图；
图5为利用多个不同激光光源照射绝缘体上半导体光学检测器晶体管时所量测到的漏极电流的相对变化作为参考电压Vdd的函数的绘示图；以及
图6为硅光子检测器的简化示意电路图，其中平行堆迭有多个绝缘体上半导体光学检测器以提高光子检测器效应和/或速率。
具体实施方式
提供一种光子检测器方法与设备，用于当该光子检测器在检测模式时，利用硅基集成电路检测器来检测光，该硅基集成电路检测器是在在绝缘体上半导体(semiconductor-on-insulator；SOI)衬底上形成浮体场效晶体管以捕捉可见光或中红外光所导致的多余电荷，并在读取模式中利用电流检测器测量或读取因为本体内多余载体存在所导致的增强漏极电流。通过形成具有局部空乏（partially depleted；PD）浮体SOI MOSFET晶体管，其阈值电压和内部双级接面行为是通过在晶体管的浮体捕捉的光子产生电荷所修改，可利用具有波长达至少1500nm或者甚至达2000nm(于选择的实施例中)的光源来检测光线。在浮体结构中，由入射光光子所产生的该浮体中的任何多余电子逃脱穿过SOI MOSFET晶体管的源极或漏极，但在浮体中的多余电洞因为他们被移动至该源或漏的相对费米能阶所强力限制而无法逃脱。在选择的实施例中，通过在SOI制作工艺时期所产生中间能隙状态和/或利用操作以控制该带能隙阶级的带能隙，可增强或控制该浮体区中的光子吸收。在浮体中被捕捉的电洞可被测量为漏极电流，用以提供光已检测的电流或电压指示。
本发明种种实施例说明将伴随图为基准描述细节。而种种细节设定前述的来回描述，其将欣赏本发明可以实行外在具体的细节，以及决定大量具体实施例可以在本发明描述下实现装置具体的设计，例如遵守技术的过程或相关设计上将从一实施例到其它的限制。而可能从复杂与消费时间上努力发展，且还是需要以泄漏于有益技术中之其它习知技术惯例的承诺。举例来说，选择侧面显示于框途中，比较细节，以避免其它的限制或本发明的模糊。额外的，选择侧面描绘为基础以简化横截面图的半导体装置外甚至包括特征或其它的几何学，以避免本发明的限制与模糊。像描述和表示使用其它技能中技术的描述与传达其它技能中技术的衬底。另外，虽然具体描述例如具体物料，其它技能中技术将承认可以用类似物料正确取代无损失的功能。在备注中详细说明，将形成某些物料与移除半导体衬底结构。而关于形成的具体程序或移除如以下未详细的物料，常规的技术于技能中以成长、沈积、移除或其它形成的技术如适当厚度的层。而详细了解与未认为有必要于技能中之技术教导如何做或使用本发明。
参考图1，其中显示半导体晶圆结构100的局部截面图，其中，具有束缚体结构的场效晶体管110形成在绝缘体上半导体（SOI）层上。如图所示，该场效晶体管110形成于SOI衬底层103上并通过埋藏氧化层102与下层衬底层101绝缘。该场效晶体管110包括形成于栅极介电层107上具有一个或多个侧壁间隔109的栅极电极层108，以及也包括n型漏极和源极区105，106，其选择性地形成于p型SOI层103中以定义在栅极电极层108之下的p型沟道区104。当完整的场效晶体管装置110形成为具有通过本体束缚连接112与参考电压(如Vss)连接的沟道区104的n-FET装置110，n-FET装置110配置成束缚体装置。在这束缚体结构中，光线111(如激光光子)照射该n-FET装置110所产生的任何多余电子逃脱穿过n-FET装置110的源极106或漏极105。此外，该数浮体结构允许电洞逃脱穿过该本体束缚。然而，当该本体浮动时，电洞留下来以电性充电该本体。
为了说明这样的行为，参阅图2，其显示相较于SOI衬底层103的费米能级204，图1所示的n型FET装置110的衬底区104中的电子202和电洞206的能级的简易绘示图。在图2中，n区域201、p区域203、及n区域205分别对应图1的n-FET装置110源极105、本体104、以及漏极106。如电子符号（e-）旁的箭头所指，在衬底区104所产生的任何多余电子因为他们能移动接近费米能级204而逃脱至该漏极和源极区105，106。至于在该本体区104中的多余电洞，该SOI衬底层103的费米能级204的相对位置不允许该电洞逃脱至该源极和漏极区105，106。该本体束缚112自p型本体区104啦出电洞并至参考或本体电压（VB），如电洞符号（h+）旁的箭头所指。然而，在图2的能级绘示图亦显示在浮体结构（其中该参考或本体电压（VB）未连接至该p型本体区203）中，该电洞被捕捉在该本体区203中，从而提高该本体区203的电位。
请参考图3，其显示按照本发明的选择的实施例的半导体晶圆结构300的之局部截面图，其中，形成具有用以检测光子的浮体结构的场效晶体管310。如图所示，晶圆结构300包含由半导体材料(例如硅)所形成的第一半导体层301。根据要制造的装置的型式，该第一半导体层301可实作为主体硅衬底、单结晶硅（掺杂或未掺杂）、SOI）衬底、或任何半导体材料或复合半导体材料或任何前述的组合，以及可选择地形成为散装处理晶圆。将理解的是，该第一半导体层301可掺杂所提供的n型（电子）与p型（电洞）载体，且于图标的范例中可掺杂为p型衬底层301。
所描述的晶圆结构300亦包含形成于该第一半导体层301上的绝缘体层302，其最终用于形成绝缘体上硅装置的埋藏氧化层（buriedoxide；BOX）。可利用任何所需的绝缘体材料(例如二氧化硅)形成该绝缘体层302，沈积、成长或注入成该绝缘体层302以形成将该第一半导体层301与该第二半导体层303电性隔离的隔离区。具体而言，该第二半导体层303可通过沈积或成长半导体材料(例如硅)形成在绝缘体层302上成为薄的半导体层303（简称为绝缘体上半导体或SOI层或SOI衬底层），且预定厚度以电路功能为依据实施。如图3所描绘，该SOI层303通过沈积可初始形成厚度大约为20-100nm的硅的薄层，详而言之，约少于80nm。
在绝缘体层302上形成SOI层303时期或之后，可以合适的p型载体掺杂该SOI层303中的p井区304。于示范实施例中，通过提供浓度大约在5×1017至5×1018cm-3之间的p型掺杂（例如硼）将该p井区304形成为局部空乏的p型SOI衬底层。将会理解，通过初始利用所需浓度的杂质注入整体SOI层303而形成该p井区304，导致接续注入该源极和漏极区以定义该p井区304。
在该p井区上，形成具有栅极电极结构的场效晶体管装置310，包含一或多层配置在SOI层303上覆盖至少该p井区304预定厚度(如1-10nm)的栅极绝缘体体307。该栅极绝缘体307可热成长电介质层（例如二氧化硅）或沈积绝缘层（例如硅氧化物，硅氮化物，高介质常数绝缘体（例如HfSiO）或类似），这些是通过化学气相沈积（chemicalvapor deposition；CVD）、低压化学气相沈积（LPCVD）、半大气化学气相沈积（SACVD）、或等离子化学气相沈积（PECVD）的已知方式沈积。在形成该栅极绝缘体层307之后，由硅烷的氢还原通过LPCVD使用导电材料(例如多晶硅)在该栅极绝缘体层307上形成一或多层栅极电极层308，作为未掺杂多晶硅层达预定厚度(例如约50-200nm，详而言之约100nm)，然后接着以注入的杂质掺杂而使其导电。此外或替代，可以掺杂其它电性导电栅极形成电极材料，例如金属与金属硅化物。该(些)栅极电极层308可形成具有相同的材料和属性，可理解的是，其可使用不同的材料形成该些栅极电极层308。例如，可n型多晶硅层或p型多晶硅层形成该栅极电极108。可接着蚀刻所沈积的栅极电极层以形成栅极电极结构307，308。可理解的是，可使用任何所需的图案及蚀刻工艺来形成该栅极电极结构307，308，包括在栅极蚀刻工艺中，图案化和应用光阻以在打算成为栅极电极结构307，308上形成蚀刻掩膜或光阻图案。
在形成该栅极电极结构307，308之后，在该栅极电极结构307，308的侧壁上分别形成一或多个侧壁间隔309。虽然没有附图说明，可理解的是，若在形成该栅极电极结构307,308之后形成至少部份的该源极/漏极区305,306，可使用该侧壁间隔309(至少部份)来保护该p井区304免除在该n型漏极和源极区305,306的形成时期的注入。在任何情况下，可利用任何合适的介电质材料形成该侧壁间隔309，该介电质材料在当曝露于相同的蚀刻化学作用时具有不同于栅极电极307,308的栅极电极形成材料的蚀刻特性。例如，可通过沈积氮化硅、二氧化硅或氮氧化硅的电介质层形成侧壁间隔309，然后各异向性的蚀刻该沈积的电介质层以只留下在该侧壁间隔309在该栅极电极307，308的侧壁上。
在形成该蚀刻的栅极电极结构307，308之后，在该第二半导体层303中形成漏极区305与源极区306，以至于通过p井区304与另一个分离。即将被理解的是，可利用浓度约1021到1022cm-3的n型掺杂（例如砷或磷）形成漏极区305与源极区306，并可利用任何所需选择的掺杂、扩散或注入工艺，例如在该蚀刻的栅极电极结构307,308（单或组合该侧壁间隔309）的周围注入n型杂质，且形成注入掩膜以保护该p井区304以被免注入。
虽然没有附图说明，可理解的是，可使用额外的工艺步骤来完成使该场效晶体管装置310成为可在有源电路中活动或使用的功能装置。例如，可执行一种或多种牺牲氧化物构造、剥离、隔离区构造、井区构造、延长注入、晕注入、间隔构造，源极/漏极注入、热驱动或退火步骤，以及抛光步骤，与习知后端工艺（未描绘）在一起，通常包含用于以所需的方法连接该些晶体管的互连的多层的构造以达到所需的功能。因此，用于完成制造半导体结构的特定顺序步骤，可依据工艺过程和/或设计需求来变化。
一旦完成晶圆结构的工艺且将该晶圆结构分割为晶粒，便形成外部导线或引脚或导体，而经由一或多个焊盘与电压或信号终端垫提供信号与参考电压至该场效晶体管装置310。图3说明该场效晶体管装置310与外部电压信号的连接，且分别施加电压Vd、Vg和Vs至场效晶体管装置310的漏极终端305，栅极终端308，以及源极终端306。但是代替将该沟道区304束缚在参考电压，留下该沟道区304浮动以至于该FET装置310配置成浮体装置。于此浮体结构中，当该NFET装置310受光线311照射时所导致的任何多余电子因为他们能移动接近费米能级204(如图2所示)，如该电子符号(e)旁的箭头所指，所以能逃脱穿过该漏极区305或源极区306。然而，因为该SOI衬底层303的费米能级204的相对位置无法允许该些电洞逃脱至该漏极和源极区305,306，因而捕捉到在该本体区304中由入射光311所导致的任何多余电洞。
在选择的实施例中，此浮体效应可用于从该SOI FET装置310形成小型化且低制作成本的集成电路硅光子检测器。例如，可形成具有45nm有源区的SOI FET装置310，该有源区较任何已知CCD光学数组检测器小的多，但能检测具有波长达至少1500nm的激光。当将该光子检测器实作为标准浮体局部空乏（PD）SOI MOSFET装置310时，任何从背面以激光光子光线311照射MOSFET装置310的照射，在该沟道区304中产生电荷中性电子电洞对。虽然该电子能逃脱，该p-n接面物理有效捕捉该沟道本体区304中的电洞，从而修改MOSFET装置310的沟道本体区304中的阈值电压（Vt）与内部双极接面行为）。将理解的是，可增强光子吸收或反之在该沟道本体区304中受到在SOI制造工艺中所产生的中间能隙状态的功效，带隙操控，及调整该浮体区304的长度和/或掺杂的控制。以及当形成具有小型有源区（例如45nm）的该MOSFET装置310时，所导致的小型本体寄生电容导致了由光子吸引所产生的多余载体，该光子吸收在该晶体管行为上相较于较大晶体管几何尺寸有较大影响。
SOIFET光学检测器310具有至少三个操作模式—检测、读取与重置，其通过分别施加合适的控制电压Vd、Vg以及Vs于漏极终端305、栅级终端308以及源级终端306而建立。于该光子检测模式时期，该漏极305、栅极308以及源极306是低于或保持在Vss（例如0V），允许晶体管本体304收集由入射光线311的光子所产生的电荷。在选择的实施例中，假设该晶体管本体304受到波长小于或等于1550nm的光线照射，该晶体管本体304将收集正电荷。在读取模式时期，可通过提高栅极308和漏极305的电压Vg，Vd至或接近预定参考电压（Vref）以增加或最大化该晶体管310的灵敏度（因为较大化相对电荷接近该阈值电压）同时维持增益小于BJT光电晶体管的增益，来读取该晶体管本体304中所收集的电荷。该多余本体电荷的两个结果为，阈值电压的减少（经照射的晶体管的顺向本体偏压的阈值电压低于未照射的晶体管的阈值电压）与BJT的开启，两者皆提高漏极电流在读取模式时期。此方法中，晶体管310中的浮体效应将具有小于BJT光电晶体管的自然增益。接着利用耦接在源极308的电流检测器读取所收集的电荷作为漏极电流（Id）。在重置模式中，可通过降低或设定该栅极308为Vss（例如0V）并降低该漏极305至负电压Vneg来移除该晶体管本底304中的任何收集电荷，从而增加在本体中的扩散。
为了显示可使用光来增加浮体SOI FET光学检测器310的漏极电流，参考图4（a）-（d），其在一或多个光源存在或不存在下，提供浮体n型SOI FET光学检测器装置的多种电子性质测量。特别的，图4（a）显示80nm浮体PD-SPI晶体管受到1064nm激光照射下漏极电流（Id）的清楚增强，其中该漏极电流的测量是Vd与Vg两者一起（Vg=Vd=Vd,g）的扫描。如图4（a）所述，当n-FET晶体管受到1064nm的激光照射时，因为”激光开启(laser on)”漏极电流测量402高于”激光关闭(laser off)”漏极电流404测量，该漏极电流(Id)增加。因为漏极电流（Id）在Vd,g范围的超过几个数量等级上变化，绘制漏极电流（Id）的相对变化较为有用，定义为：
相对变化（％）＝（Id（Pλ,Vd,g）-Id（Po,Vd,g））/（Id（Po,Vd,g）），
其中，Id（Po,Vd，g）总定义在Po＝0mW（激光关闭）。此外，激光功率Pλ设定为1320nm（P1320＝6mW）或1064nm（P1064＝1.6mW），而Vd,g变化。当测量到相对变化时，正相对变化是对应受照射的晶体管的增强的漏极电流（Id），负相对变化是对应未受照射的晶体管的抑制的漏极电流（Id）。在图4（b）中，显示1320nm激光照射（数据线406）与1064nm激光照射（数据线408）的漏极电流（Id）的相对变化。如图4（b）所示，由于1064nm的激光（由于数据线408总是正的），SOI FET光学检测器装置的漏极电流（Id）总是增强，但1320nm的激光具有从增强的漏极电流Id(在低Vd,g)至抑制的漏极电流（Id）（在高Vd,g）的交叉。理解到重要的是，1320nm(频带之下)的激光与1064nm(频带之上)的激光两者在低Vd,g的增强的漏极电流(Id)是非常相似的。
在图4（b）中，大约0.8V的交叉电压被认为有两种影响。首先，1320nm的激光加热晶体管衬底，降低晶体管迁移率μ（降低饱和漏极电流（Id,sat））而同时降低阈值电压（Vt）（增加饱和漏极电流（Id,sat））。此是因为随着装置温度增加，该迁移率和（Vt）便减少。另外，通过激光引发本体电位（VB）可进一步降低阈值电压（Vt）。因为该迁移率μ的减少成为重要于阈值电压（Vt）的减少，则当Vd,g增加时发生交叉。
在图4（C）与（d）中，浮体SOI NMOS晶体管的阈值电压（Vt）是绘制为在1320nm或1064nm激光照射或未照射下晶体管长度的函数。特别是，图4（C）中的1320nm激光照射数据显示阈值电压412（对于具有80nm图示长度与高阈值电压（high threshold voltage；HVT）掺杂轮廓的受照射晶体管）是低于未照射的HVT晶体管的阈值电压411。同样的，阈值电压414（对于具有80nm图示长度与高阈值电压（high threshold voltage；HVT）掺杂轮廓的受照射晶体管）是低于未照射的HVT晶体管的阈值电压413，且具有80nm图示长度和低阈值电压（low threshold voltage；LVT）掺杂轮廓的受照射晶体管的阈值电压416是低于未受照射LVT晶体管的阈值电压415。相对阈值电压的测量也承担较大装置的长度。具体而言，图4（c）显示具有120nm图示长度和中阈值电压(medium threshold voltage；MVT)掺杂轮廓的受照射晶体管的阈值电压417是高于未照射的120nm MVT晶体管的阈值电压418。同样的，具有MVT掺杂轮廓的未照射的160nm晶体管的阈值电压419是高于受照射的160nm MVT晶体管的阈值电压420，以及具有MVT掺杂轮廓的未照射的320nm晶体管的阈值电压421是高于受照射的320nm MVT晶体管的阈值电压422。如数据显示，相较于未受照射的晶体管，阈值电压(Vt)的减少发生在以1320nm激光照射的晶体管的各种长度和掺杂轮廓。尤其是，MVT 80nm NMOS晶体管在413，414之间移动的阈值电压约6％。
相对而言，图4（d）显示1064nm激光照射数据，包括具有80nm图示长度与高阈值电压（HVT）掺杂轮廓的受照射晶体管的阈值电压412是高于未照射的HVT晶体管的阈值电压432。同样的，具有80nm图示长度与中阈值电压（MVT）掺杂轮廓的受照射晶体管的阈值电压433是高于未照射中MVT晶体管的阈值电压434，以及具有80nm图示长度与低阈值电压（LVT）掺杂轮廓的受照射晶体管的阈值电压433是高于未照射的LVT晶体管的阈值电压436。相对阈值电压承担较大长度的装置。具体而言，图4（d）显示具有120nm图示长度和中阈值电压（MVT）掺杂轮廓的受照射晶体管的阈值电压437是高于未照射的120nmMVT阈值电压晶体管的阈值电压438。同样的，具有MVT掺杂轮廓的照射160nm的晶体管的阈值电压439是高于未照射下的160nm MVT晶体管的阈值电压440，且具有MVT掺杂轮廓的照射320nm的阈值电压441是高于未照射的320nm MVT晶体管的阈值电压442。再者，相较于未受照射的晶体管，阈值电压（Vt）的减少发生在以1064nm激光照射的晶体管的各种长度和掺杂轮廓。特别是，MVT 80nm NMOS晶体管在413，414之间移动的阈值电压大约30％。
如图4（a）-（d）中显示，SOI NMOS晶体管中的晶体管沟道区的浮体电位在运输穿透晶体管之中扮演非常重要的角色，导致当检测到光时会增强漏极电流（Id），尤其是当Vd，g低于偏压位准。所描绘的测量数据显示，相比于”激光关闭”阈值电压，”激光开启”阈值电压（Vt）总在激光1064nm与1320nm时降低，但随着晶体管长度的减少，1320nm激光的阈值电压是更严重的偏移。
给予浮体SOI NMOS晶体管装置作为光检测器的功能，可选择P井区304的掺杂轮廓以提供所需的阈值电压在”激光开启”与”激光关闭”条件之间偏移的量，。为此，当某些光源（例激光1320nm）有跨界(crossover)效应时，可使用P井区域304的掺杂轮廓来决定或控制光诱导漏极电流增强的交叉(crossover)电压。因此，为了确保有漏极电流增强来响应所期望的光波长，n型SOI FET光学检测器装置中的P井或沟道区可利用适当的井掺杂轮廓（例如低阈值电压（LVT）掺杂，中阈值电压（MVT）掺杂，或者高阈值电压（HVT）掺杂）来形成。因此，可选择P井区304的掺杂浓度以提供所需光源的较高交叉电压，其中，掺杂影响了本体区304的产生-复合(generation-recombination)率。此外，由于1320nm和1500nm照射源皆在所读取的电压处增强漏极电流，故对于较小，45nm晶体管无交叉电压。
在选择的实施例中，将光学检测器实施为在一般通讯波长提供光学检测的功能的45nm浮体n-FET SOI NMOS晶体管装置，包括对所有中红外光范围（例如高达至少1500nm）光源的检测反应。在图5所示的数据绘制的是，漏极电流中所量测的相对变化是以多个不同激光光源照射的SOI光学检测器晶体管的参考电压Vdd的函数。如数据线502所示，1064nm激光光源诱发浮体电荷效应，导致正相对变化（与增强的漏极电流）跨过参考电压所表示的范围。同样的，数据线504显示1300nm激光光诱发正相对变化（与增强的漏极电流）跨过参考电压表示的范围，且数据线506显示1550nm激光光源诱发正相对变化（与增强的漏极电流）跨过参考电压表示的范围。其数据显示，甚至光源在硅带隙（例如1300nm与1550nm光源）以下的波长，而光学检测器具有正相对变化。以及数据线508所示，本体电荷效应502，504，506远远高于激光在电荷传输上的加热效应，其大大首选因为于快速操作时，过剩电荷可较过剩的热更快速地从沟道移除。
为了增加光检测的效率和/或速率，选择的实施例使用光学检测器的小几何的架构以增强与提高光线光子的收集速度。例如，图6是于硅光子检测器结构600的电路的概略示意图，于硅光子检测器结构600中，多个SOI光学检测器601-603以平行方式堆栈以提高光子检测器效应。通过结合多个浮体PD SOI装置的检测能力的，任何入射光611可由这三装置检测，由于他们的小尺寸无需大的电路面积。
额外的或替代中，通过将多个的浮体PD SOI装置601-603建设与安排成对齐于光束路径611的几何形状，各装置可以交替设置在检测模式，读取模式，以及重置模式增加检测时间或速率。例如，假设振幅调制光子信号611沿着一行照射PDSOI装置601-603，装置601-603的相对透明与尺寸表示信号光束611到达各个PD SOI装置601-603。在给定的时间，施加适当的控制电压予601-602装置的每一者，以致于第一PD SOI装置601保持检测模式，而第二与第三PD SOI装置602，603保持重置模式。一旦信号611已传播，第一PD SOI装置601设定为”读取模式”且第二PD SOI装置602设定为对第二信号的”检测模式”，而第三PD SOI装置603保持在”重置模式”。接着，当第一PD SOI装置601重置时，第三PD SOI装置603设定为”检测模式”。可理解的是，于此方式中可使用额外或较少的PD SOI装置以优化对给定光学讯号的读取与检测时间。
现在可理解在此所揭露的制造浮体硅光学检测器的方法。于所揭露的方法中，提供一半导体衬底，在该半导体衬底上形成绝缘体层，以及在该绝缘体层上形成单晶硅层。另外，通过在该单晶硅层内形成浮体区而形成至少第一浮体光电晶体管，形成第一栅极电极与栅极介电质覆盖于该浮体区，以及形成第一源极与漏极区在该单晶硅层内在第一栅极电极与浮体区的相对侧上。于选择的实施例中，该源极与漏极区形成为p型源极与漏极区，而浮体区形成为n型浮体区在该单晶硅层内。在其它的实施例中，该源极与漏极区形成为n型源极与漏极区，且该浮体区形成为在该单晶硅层内的局部空乏的p型浮体区。以此结构，当施加第一相对低参考电压于该第一栅极电极与第一源极和漏极区时，该第一浮体区配置成从具有波长达到中红外波长的光源捕捉多余电洞。于此浮体结构中，当施加相对参考高电压于该第一栅极电极及第一漏极区而该第一源极区维持在该第一相对低参考电压时，该浮体硅光学检测器可检测多余电洞为增强漏极电流。于选择的实施例中，形成多个浮体光电晶体管，其中，各该浮体光电晶体管包括该单晶硅层中的浮体区、该浮体区上的第一栅极电极及栅极介电质、以及在该栅极电极及浮体区的相对侧在该单晶硅层内的源极和漏极电极，其中，当施加第一相对低参考电压于个别的栅极电极与源极和漏极区时，各个浮体区配置成从具有波长达到中红外波长的光源捕捉多余电洞，以及当施加相对高参考电压于个别的栅极电极及漏极区而各个源极区维持在该第一相对低参考电压时，各个浮体晶体管配置成将多余电洞检测为增强漏极电流。
以上所揭露的特定实施例仅用于叙述而用以限制本发明，因为熟谙此艺者在受益于本文的教导后显然可以不同但等价的方式来修改及实施本发明。例如，本文所述的浮体PD SOI光学检测装置是以选择的NMOS晶体管为例，可理解的是，所选择的实施例可以使用PMOS晶体管在浮体PD SOI光学检测装置中，仍可获得显著的阈值电压减少，由于光诱发浮体效应的跨越光波长的一个宽范围。另外，可利用部份或整体空乏的具有阈值电压的SOI FET装置来实作光子检测器，在侦测模式中可通过晶体管浮体区中的入射光的光子所创造的多余载体来改变阈值电压，以在读取模式中产生可量测的增强电流。因此，以上叙述非试图将本发明限制为所提出的特定形式，反之，是试图试图将此类的替换、修改或等效者涵盖于所附权利要求书定义的本发明的精神及范畴之内，故熟悉该项技艺者将理解他们可在不脱离本发明的精神和范畴的最广泛形式下进行各种变化、替换和修改。
Claims (19)
1.一种包含多个装置的浮体光子检测器，包括：
绝缘体上半导体层，形成在衬底上；
漏极区，配置在该绝缘体上半导体层内；
浮体区，配置在该绝缘体上半导体层内与该漏极区串联；
源极区，配置在该绝缘体上半导体层内与该浮体区串联；
栅极电极，配置以至少覆盖该绝缘体上半导体层的该浮体区并通过栅极介电层与该浮体区绝缘，因而形成浮体光电晶体管，当具有波长达到中红外波长的第一光源未照射该浮体区时，该浮体光电晶体管具有第一阈值电压，而当该第一光源照射该浮体区时，该浮体光电晶体管具有第二阈值电压，其中该第一阈值电压大于该第二阈值电压；
其中，各该装置交替设置在检测模式、读取模式及重置模式。
2.根据权利要求1所述的浮体光子检测器，其中，该绝缘体上半导体层包括形成在埋藏绝缘体层上的单晶硅层。
3.根据权利要求1所述的浮体光子检测器，其中，该源极和漏极区分别包括n型源极和漏极区，且其中，该浮体区包括p型浮体区。
4.根据权利要求3所述的浮体光子检测器，其中，该p型浮体区包括局部空乏的p型浮体区。
5.根据权利要求1所述的浮体光子检测器，其中，当具有波长达到至少1500nm的该第一光源照射该浮体区时，该浮体光电晶体管具有该第二阈值电压。
6.根据权利要求1所述的浮体光子检测器，其中，当施加第一参考电压于该栅极电极及源极和漏极区时，该浮体区捕捉由该第一光源所产生的多余电荷，以至于当施加第二参考电压于该栅极电极及漏极区而该源极区维持在该第一参考电压时，多余电荷可被检测为增强漏极电流，其中该第一参考电压小于该第二参考电压。
7.根据权利要求1所述的浮体光子检测器，其中，该源极和漏极区分别包括p型源极和漏极区，且其中，该浮体区包括n型浮体区。
8.根据权利要求7所述的浮体光子检测器，其中，该n型浮体区包括局部空乏的n型浮体区。
9.一种浮体硅光学检测器的制作方法，包括以下步骤：
提供一半导体衬底；
在该半导体衬底上形成绝缘体层；
在该绝缘体层上形成单晶硅层；以及
形成多个第一浮体光电晶体管，通过以下步骤：
在该单晶硅层内形成第一浮体区；
在该第一浮体区上形成第一栅极电极与栅极介电质；
在该第一栅极电极与该第一浮体区的相对侧在该单晶硅层内形成第一源极和漏极区，其中，当施加第一参考电压于该第一栅极电极与第一源极和漏极区时，该第一浮体区配置成从具有波长达到中红外波长的光源捕捉多余电洞，以至于当施加第二参考电压于该第一栅极电极及第一漏极区而该第一源极区维持在该第一参考电压时，该浮体硅光学检测器配置成将多余电洞检测为增强漏极电流，其中该第一参考电压小于该第二参考电压，
其中，各该多个第一浮体光电晶体管交替设置在检测模式、读取模式及重置模式。
10.根据权利要求9所述的方法，其中，形成该第一浮体区包括在该单晶硅层内形成局部空乏的p型本体区的第一浮体区。
11.根据权利要求10所述的方法，其中，形成该第一源极和漏极区包括形成第一n型源极和漏极区。
12.根据权利要求9所述的方法，其中，形成该第一源极和漏极区包括形成第一p型源极和漏极区，且其中，形成该第一浮体区包括在该单晶硅层内形成第一n型浮体区。
13.根据权利要求9所述的方法，其中，各该浮体光电晶体管包括该单晶硅层中的浮体区、该浮体区上的第一栅极电极及栅极介电质、以及在该栅极电极及浮体区的相对侧在该单晶硅层内的源极和漏极电极，其中，当施加第一参考电压于个别的栅极电极与源极和漏极区时，各个浮体区配置成从具有波长达到中红外波长的光源捕捉多余电洞，以至于当施加第二参考电压于个别的栅极电极及漏极区而各个源极区维持在该第一参考电压时，各个浮体晶体管配置成将多余电洞检测为增强漏极电流，其中该第一参考电压小于该第二参考电压。
14.一种集成电路红外光检测器，包括；
多个浮体绝缘体上硅场效晶体管，具有阈值电压，在检测模式时期，通过由该晶体管的浮体区的入射光的光子所导致的多余载体修改阈值电压，以在读取模式时期产生可量测的增强电流，其中，各该多个浮体绝缘体上硅场效晶体管交替设置在检测模式、读取模式及重置模式；
其中，该浮体绝缘体上硅场效晶体管包括绝缘体上半导体层及栅极电极，在该绝缘体上半导体层内形成有漏极区、浮体区及源极区，该栅极电极配置以至少覆盖该绝缘体上半导体层上的该浮体区并通过栅极介电层与该浮体区绝缘，因而形成浮体光电晶体管。
15.根据权利要求14所述的集成电路红外光检测器，其中，该浮体绝缘体上硅场效晶体管产生可量测的增强电流，而该增强电流由具有波长达到至少1500nm的入射红外光的光子所导致。
16.根据权利要求14所述的集成电路红外光检测器，其中，当第一光源未照射该浮体区时，该浮体光电晶体管具有第一阈值电压，而当该第一光源照射该浮体区时，该浮体光电晶体管具有第二阈值电压，其中该第一阈值电压大于该第二阈值电压。
17.根据权利要求16所述的集成电路红外光检测器，其中，通过将该栅极电极与源极和漏极区维持在第一固定电压而将该浮体绝缘体上硅场效晶体管置于该检测模式，以至于该浮体区收集由入射光的光子所产生的载体。
18.根据权利要求16所述的集成电路红外光检测器，其中，通过将该栅极电极与漏极区升至第二固定电压而将该浮体绝缘体上硅场效晶体管置于该读取模式，以至于该浮体区内的多余载体减少该阈值电压并从而产生增强漏极电流。
19.根据权利要求16所述的集成电路红外光检测器，其中，该浮体绝缘体上硅场效晶体管包括n型源极和漏极区以及形成在该绝缘体上半导体层中的局部空乏p型浮体区。
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