CN102541132B - 一种基于系统总线的系统芯片片内电源转换控制电路 - Google Patents

Abstract

一种基于系统总线的系统芯片片内电源转换控制电路，包括系统总线输入电路、电源转换单元状态控制电路、电源转换单元状态读取电路和系统总线读取电路四个部分。系统总线输入电路包括三输入与门，用于产生写、读控制信号；电源转换单元状态控制电路包括写入电源转换单元的数据通路，每路包含两级数据选择器和一级触发器；电源转换单元状态读取电路包括读取电源转换单元状态数据的数据通路，每路包含两级触发器；系统总线读取电路包括两级选择器和一级触发器，系统总线读取电源转换单元状态数据。该方案结构简单，但能够通过系统总线直接对多种电源转换单元组成的片内电源管理系统控制，满足系统芯片低功耗设计对多样电压的需求。

Description

一种基于系统总线的系统芯片片内电源转换控制电路

技术领域

本发明涉及电源管理单元电路(电源管理)，属于集成电路的设计，隶属电子技术领域，尤其涉及一种基于系统总线的系统芯片片内电源转换控制电路。

背景技术

电源管理(电源管理)是一种功耗管理技术，广泛运用于便携式电子设备、移动通信设备以及网络设备的功耗控制中。在实际使用中，系统组件的工作负荷随时间动态变化，动态电源管理通过将负荷较轻的组件切换到较低功耗的运行状态，虽然性能较低，但却是在满足性能的提前下，动态的降低系统供电电压，从而降低系统功耗。

现有的电源管理单元(电源管理)的分类常见的有集成有DC-DC或LDO电源管理单元的电源管理芯片，集成DC-DC和LDO电源管理单元的电源管理芯片，另一个常见分类就是是否为系统芯片片内集成。电源管理芯片集成有DC-DC和LDO电源管理单元相比仅仅集成DC-DC或者LDO电源管理单元，满足了多种不同应用需求对电源系统的不同要求，同时融合了DC-DC系统的高效率和LDO系统的小尺寸和易用性优势，是一种效率与性价比的综合考虑。系统芯片片内集成的电源管理系统相比片外的电源管理分立芯片而言，在尺寸上进一步减小，能够节省便携电子设备宝贵的PCB面积，效率更高，成本更低，而且能够方便的根据系统芯片系统运行情况动态的调节运行供给电压，为系统芯片系统的低功耗设计提供了可能。

发明内容

本发明设计了一种基于系统总线的系统芯片片内电源转换控制电路，该电路在保持对DC-DC和LDO转换单元控制的高效性和易用性等优点的基础上，充分简化了电路的结构，整个设计采用的单元只有三输入与门、二选一或七选一的数据选择器和具有异步复位的D触发器三种，简单的结构也就减小了设计在芯片中的面积和功率损耗。

本发明详细的技术方案如下：

一种基于系统总线的系统芯片片内电源转换控制电路，其特征在于，包括系统总线输入电路、电源转换单元状态控制电路、电源转换单元状态读取电路和系统总线读取电路，

系统总线输入电路包括两个3输入端的与门，其中一个与门的3输入端接收输入信号Psel、Pwrite和Penable，产生用于控制写操作的wr_en信号输出到电源转换单元状态控制电路，另一个与门的3输入端接收Penable、Pwrite的反向信号和Psel信号，产生用于控制读操作的rd_en信号输出到系统总线读取电路；

电源转换单元状态控制电路包括DVS_W数据写入电路及至少2块T_W数据写入电路，所述的DVS_W数据写入电路由传输路径数据选择器、写控制数据选择器和数据锁存寄存器组成，传输路径数据选择器的一个输出端与写控制数据选择器的一个输入端连接，写控制数据选择器的输出端与数据锁存寄存器的数据输入端连接，数据锁存寄存器的数据输出端与写控制数据选择器的另一个输入端及传输路径数据选择器的一个输入端连接，传输路径数据选择器的另一个输入端与写数据信号Pwdata连接，选择端与系统写地址Paddress总线连接，写控制数据选择器的选择端与写使能wr_en信号连接，数据锁存寄存器的时钟输入端与全局时钟Pclk信号端连接，数据锁存寄存器的复位输入端与全局复位Presetn信号端连接，其输出端口输出控制信号DVS_W[5:0]控制外部电源转换单元的运行状态，所述的T_W数据写入电路由传输路径数据选择器、写控制数据选择器和数据锁存寄存器组成，传输路径数据选择器的一个输出端与写控制数据选择器的一个输入端连接，写控制数据选择器的输出端与数据锁存寄存器的数据输入端连接，数据锁存寄存器的数据输出端与写控制数据选择器的另一个输入端及传输路径数据选择器的一个输入端连接，传输路径数据选择器的另一个输入端与写数据信号Pwdata连接，各数据写入电路中的传输路径数据选择器的选择端连接并与系统写地址Paddress总线连接，写控制数据选择器的选择端连接并与写使能wr_en信号连接，数据锁存寄存器的时钟输入端连接并与全局时钟Pclk信号端连接，数据锁存寄存器的复位输入端连接并与全局复位Presetn信号端连接，其输出端口输出控制信号T_W[7:0]控制外部电源转换单元的运行状态；

电源转换单元状态读取电路包括DVS_R数据锁存电路、PG_R数据锁存电路及至少1块T_R数据锁存电路，所述的DVS_R数据锁存电路包括第一数据锁存寄存器和第二数据锁存寄存器，第一数据锁存寄存器的数据输出端和第二数据锁存寄存器的数据输入端连接，第一级数据锁存器的输入端用于输入外部电源转换单元的运行状态参数信号DVS_R[5:0]，PG_R数据锁存电路包括第三数据锁存寄存器和第四数据锁存寄存器，第三数据锁存寄存器的数据输出端和第四数据锁存寄存器的数据输入端连接，第三级数据锁存器的输入端用于输入外部电源转换单元的运行状态参数信号PG_R[3:0]，T_R数据锁存电路包括第五数据锁存寄存器和第六数据锁存寄存器，第五数据锁存寄存器的数据输出端和第六数据锁存寄存器的数据输入端连接，第五级数据锁存器的输入端用于输入外部电源转换单元的运行状态参数信号T_R[7:0]，DVS_R数据锁存电路中的复位输入端、PG_R数据锁存电路中的复位输入端及各T_R数据锁存电路中的复位输入端连接并与全局复位Presetn信号端连接，DVS_R数据锁存电路中的时钟输入端、PG_R数据锁存电路中的时钟输入端及各T_R数据锁存电路中的时钟输入端连接并与全局时钟Pclk信号端连接；

系统总线读取电路包括传输路径数据选择器、数据选择器和数据锁存寄存器，传输路径数据选择器的选择端与系统写地址Paddress总线连接，传输路径数据选择器的0通道的数据输入端与电源转换单元状态读取电路的DVS_R数据锁存电路的用于输出信号Syn_DVS_R_out[5:0]的输出端连接，传输路径数据选择器的1通道的数据输入端与电源转换单元状态读取电路的PG_R数据锁存电路的用于输出信号Syn_PG_R_out[3:0]的输出端连接，传输路径数据选择器的2通道及其余通道的数据输入端分别与电源转换单元状态读取电路的T_R数据锁存电路的用于输出信号Syn_T_R_out[7:0]的输出端连接，传输路径数据选择器的输出端与数据选择器的输入端连接，数据选择器的另一输入端置0，其选择端用于输入读使能rd_en信号，数据选择器的输出端与数据锁存寄存器的数据输入端连接，数据锁存寄存器的时钟输入端与全局时钟Pclk信号端连接，数据锁存寄存器的复位输入端与全局复位Presetn信号端连接，数据锁存寄存器的输出端输出数据为给系统总线读取的数据。

本发明的电源管理电路，全部使用标准的门单元电路搭建，设计的灵活性非常大，如果需要改变控制的路数，可以随时根据需要增加或减少控制的DC-DC或LDO电源管理单元路数，而且改动不大，适用性强。

本发明的优点及有益成果：

1)基于系统芯片的系统总线设计，可以直接运用系统芯片的AMBA系统总线对由DC_DC或者LDO电源转换单元组成的系统芯片片内电源转换系统按照特定应用需求进行动态控制，从而满足系统动态低功耗设计的需求；同时通过此电路系统芯片可以随时监控片内电源转换系统的运行状态，从而也可以实时监控系统的运行状态。

2)电路结构简单，全部由标准门电路构成，易于实现且制备工艺简单。

3)电路的可扩展性非常好，可以根据实际的应用需要进行DC-DC或LDO电源转换单元路数的增减。

4)以最简单的结构实现了高性能的电源管理控制，占据的芯片面积小，消耗的功耗小。

附图说明

图1是本发明的电路结构框图。

图2是本发明的主要信号关系图。

图3是本发明的modelsim写DC-DC或LDO电源转换单元寄存器仿真波形图。

图4是本发明的modelsim读DC-DC或LDO电源转换单元数据仿真波形。

具体实施方式

一种基于系统总线的系统芯片片内电源转换控制电路，其特征在于，包括系统总线输入电路1、电源转换单元状态控制电路2、电源转换单元状态读取电路3和系统总线读取电路4，

系统总线输入电路1包括两个3输入端的与门29，其中一个与门的3输入端接收输入信号Psel、Pwrite和Penable，产生用于控制写操作的wr_en信号输出到电源转换单元状态控制电路2，另一个与门的3输入端接收Penable、Pwrite的反向信号和Psel信号，产生用于控制读操作的rd_en信号输出到系统总线读取电路4；

电源转换单元状态控制电路2包括DVS_W数据写入电路及至少2块T_W数据写入电路，所述的DVS_W数据写入电路由传输路径数据选择器11、写控制数据选择器12和数据锁存寄存器13组成，传输路径数据选择器11的一个输出端与写控制数据选择器12的一个输入端连接，写控制数据选择器12的输出端与数据锁存寄存器13的数据输入端连接，数据锁存寄存器13的数据输出端与写控制数据选择器12的另一个输入端及传输路径数据选择器11的一个输入端连接，传输路径数据选择器11的另一个输入端与写数据信号Pwdata连接，选择端与系统写地址Paddress总线连接，写控制数据选择器12的选择端与写使能wr_en信号连接，数据锁存寄存器13的时钟输入端与全局时钟Pclk信号端连接，数据锁存寄存器13的复位输入端与全局复位Presetn信号端连接，其输出端口输出控制信号DVS_W[5:0]控制外部电源转换单元的运行状态，所述的T_W数据写入电路由传输路径数据选择器14、写控制数据选择器15和数据锁存寄存器16组成，传输路径数据选择器14的一个输出端与写控制数据选择器15的一个输入端连接，写控制数据选择器15的输出端与数据锁存寄存器16的数据输入端连接，数据锁存寄存器16的数据输出端与写控制数据选择器15的另一个输入端及传输路径数据选择器14的一个输入端连接，传输路径数据选择器14的另一个输入端与写数据信号Pwdata连接，各数据写入电路中的传输路径数据选择器14的选择端连接并与系统写地址Paddress总线连接，写控制数据选择器15的选择端连接并与写使能wr_en信号连接，数据锁存寄存器16的时钟输入端连接并与全局时钟Pclk信号端连接，数据锁存寄存器16的复位输入端连接并与全局复位Presetn信号端连接，其输出端口输出控制信号T_W[7:0]控制外部电源转换单元的运行状态；

电源转换单元状态读取电路3包括DVS_R数据锁存电路5、PG_R数据锁存电路6及至少1块T_R数据锁存电路，所述的DVS_R数据锁存电路5包括第一数据锁存寄存器和第二数据锁存寄存器，第一数据锁存寄存器的数据输出端和第二数据锁存寄存器的数据输入端连接，第一级数据锁存器的输入端用于输入外部电源转换单元的运行状态参数信号DVS_R[5:0]，PG_R数据锁存电路6包括第三数据锁存寄存器和第四数据锁存寄存器，第三数据锁存寄存器的数据输出端和第四数据锁存寄存器的数据输入端连接，第三级数据锁存器的输入端用于输入外部电源转换单元的运行状态参数信号PG_R[3:0]，T_R数据锁存电路包括第五数据锁存寄存器和第六数据锁存寄存器，第五数据锁存寄存器的数据输出端和第六数据锁存寄存器的数据输入端连接，第五级数据锁存器的输入端用于输入外部电源转换单元的运行状态参数信号T_R[7:0]，DVS_R数据锁存电路5中的复位输入端、PG_R数据锁存电路6中的复位输入端及各T_R数据锁存电路中的复位输入端连接并与全局复位Presetn信号端连接，DVS_R数据锁存电路5中的时钟输入端、PG_R数据锁存电路6中的时钟输入端及各T_R数据锁存电路中的时钟输入端连接并与全局时钟Pclk信号端连接；

系统总线读取电路4包括传输路径数据选择器26、数据选择器27和数据锁存寄存器28，传输路径数据选择器26的选择端与系统写地址Paddress总线连接，传输路径数据选择器26的0通道的数据输入端与电源转换单元状态读取电路3的DVS_R数据锁存电路5的用于输出信号Syn_DVS_R_out[5:0]的输出端连接，传输路径数据选择器26的1通道的数据输入端与电源转换单元状态读取电路3的PG_R数据锁存电路6的用于输出信号Syn_PG_R_out[3:0]的输出端连接，传输路径数据选择器26的2通道及其余通道的数据输入端分别与电源转换单元状态读取电路3的T_R数据锁存电路的用于输出信号Syn_T_R_out[7:0]的输出端连接，传输路径数据选择器26的输出端与数据选择器27的输入端连接，数据选择器27的另一输入端置0，其选择端用于输入读使能rd_en信号，数据选择器27的输出端与数据锁存寄存器28的数据输入端连接，数据锁存寄存器28的时钟输入端与全局时钟Pclk信号端连接，数据锁存寄存器28的复位输入端与全局复位Presetn信号端连接，数据锁存寄存器28的输出端输出数据为给系统总线读取的数据。

下面结合附图及实例对本发明的电路结构、工作原理及过程作进一步说明。参看图1电路结构框图、图2主要信号关系图，本发明就是设计了一种结构简单却高效的电源转换单元转换控制电路实现了电源管理的功能。该电路起到了在系统总线与DC-DC和LDO电源转换单元间传递数据的作用，电路中系统总线输入包括两个与门用于产生读写控制信号；发明中的电源转换单元状态控制电路包括了DVS_W数据写入电路及4块T_W数据写入电路，其中DVS_W数据写入电路是主控制电路，DVS_W数据写入电路的输出端输出控制信号DVS_W[5:0]，控制电源转换单元的运行状态，4块T_W数据写入电路的电路结构一样，由传输路径数据选择器14、写控制数据选择器15和数据锁存寄存器16组成第一块T_W数据写入电路，由传输路径数据选择器17、写控制数据选择器18和数据锁存寄存器19组成第二块T_W数据写入电路，由传输路径数据选择器20、写控制数据选择器21和数据锁存寄存器22组成第三块T_W数据写入电路，由传输路径数据选择器23、写控制数据选择器24和数据锁存寄存器25组成第四块T_W数据写入电路，4块T_W数据写入电路的输出端输出分别为T1_W[7:0]，T2_W[7:0]，T3_W[7:0]，T4_W[7:0]，分别用于控制相应的电路转换单元的运行状态；电源转换单元状态读取电路就是锁存来自DC-DC和LDO电源转换单元的数据，包括了DVS_R数据锁存电路、PG_R数据锁存电路及4块T_R数据锁存电路，4块T_R数据锁存电路的电路结构一样，由两级数据锁存寄存器级联而成，分别为T_R数据锁存电路7、T_R数据锁存电路8、T_R数据锁存电路9、T_R数据锁存电路10，电源转换单元状态读取电路中的其相应的输入端的输入数据为电源转换单元的状态运行参数数据，反映了各个电源转换单元的运行状态，输入数据信号分别为DVS_R[5:0]，PG_R[3:0]，T1_R[7:0]，T2_R[7:0]，T3_R[7:0]，T4_R[7:0]；系统总线读取电路就是将经过从电源转换单元状态读取电路锁存的DC-DC和LDO电源转换单元的状态数据传输到系统总线数据通道中。

下面以图2主要信号的关系为例，详细说明该发明的工作过程，分析过程中的数据选择的是随机数。图中虚线左边为写操作示意，右边为读示意。在Pclk为T1的时候，Presetn由原先的低电平跳变到高电平，完成了所有电路的复位操作，电路中除PG_R[3:0]＝1111所有寄存器输出为0。在T2时刻，开始进行写操作，Penable为高电平有效，此时设置Pwrite为高电平，Psel为高电平，Paddress[7:2]＝000000，Pwdata[7:0]＝00101010，但Penable为低电平。在T3时刻，由于Penable依然为低电平，所以写信号wr_en无效，电路保持原先数据。在T4时刻，Penable有低电平变为高电平。在T5时刻，此时为Pclk的上升沿，并且其他各信号都有效，进行写操作，根据电路设计Paddress[7:2]＝000000时，是对DVS进行操作，所以此时DVS_W[5:0]＝101010，理论上DVS_R[5:0]是DC-DC和LDO中供读取数据寄存器，其值等于DVS_W[:0]，但是存在一定的延时，所以进过一定延时后，DVS_R[5:0]＝101010。在T6时刻，Penable变为低电平，Paddress[7:2]＝000010，Pwdata[7:0]＝11001000。在T7时刻，由于Penable为低电平，不进行写操作。在T8时刻，Penable变成了高电平，wr_en变为有效。在T9时刻，在Pclk上升沿下，进行T1_W[7:0]数据写入，T1_W[7:0]＝11001000，由于DC-DC和LDO输入与输出间延时，进过一段时间后T1_R[7:0]＝11001000，在这段延时中T1_R[7:0]不等于T1_W[7:0]，那么PG_R[0]＝0，所以PG_R[3:0]＝1110，在T1_R[7:0]等于T1_W[7:0]之后，PG_R[:0]＝1111。在T10时刻，Penable变低，Paddress[7:2]＝000011，Pwdata[7:0]＝10001101。在T11时刻，由于Penable为低，wr_en无效，不进行写入操作。在T12时刻，Penable变高。在T13时刻，Pclk为上升沿，T2_W[7:0]＝10001101，经过一定延时T2_R[7:0]＝10001101，延时中PG_R[3:0]＝1101，延时过后PG_R[3:0]＝1111。在T14时刻，Penable变低，Paddress[7:2]＝000100，Pwdata[7:0]＝10010101。在T15时刻，由于Penable为低，wr_en无效，不进行写入操作。在T16时刻，Penable变高。在T17时刻，Pclk为上升沿，T3_W[7:0]＝10001101，经过一定延时T3_R[7:0]＝10001101，延时中PG_R[3:0]＝1011，延时过后PG_R[3:0]＝1111。在T18时刻，Penable变低，Paddress[7:2]＝000101，Pwdata[7:0]＝11001011。在T19时刻，由于Penable为低，wr_en无效，不进行写入操作。在T20时刻，Penable变高。在T21时刻，Pclk为上升沿，T4_W[7:0]＝11001011，经过一定延时T4_R[7:0]＝11001011，延时中PG_R[3:0]＝0111，延时过后PG_R[3:0]＝1111。在T23时刻，Psel为低电平，整个电路不工作。在T24时刻，Pwrite由高电平变为低电平，由写操作变为读操作，Penable为低电平有效，Paddress[7:2]＝0000000。在T25时刻，由于Penable为高电平，rd_en读信号无效。在T26时刻，Penable由高变低。在T27时刻，根据Paddress的值，读取得到Prdata[7:0]＝00101010，为DVS_R[5:0]的值。在T28时刻，Penable变高，Paddress[7:2]＝000001。在T29时刻，由于Penable为高，rd_en无效，使Prdata[7:0]＝00000000。在T30时刻，Penable变低。在T31时刻，根据Paddress的值，读取得到Prdata[7:0]＝00001111，为PG_R[3:0]的值。在T32时刻，Penable变高，Paddress[7:2]＝000010。在T33时刻，由于Penable为高，rd_en无效，使Prdata[7:0]＝00000000。在T34时刻，Penable变低。在T35时刻，根据Paddress的值，读取得到Prdata[7:0]＝11001000，为T1_R[7:0]的值。在T36时刻，Penable变高，Paddress[7:2]＝000011。在T37时刻，由于Penable为高，rd_en无效，使Prdata[7:0]＝00000000。在T38时刻，Penable变低。在T39时刻，根据Paddress的值，读取得到Prdata[7:0]＝10001101，为T2_R[7:0]的值。在T40时刻，Penable变高，Paddress[7:2]＝000100。在T41时刻，由于Penable为高，rd_en无效，使Prdata[7:0]＝00000000。在T42时刻，Penable变低。在T43时刻，根据Paddress的值，读取得到Prdata[7:0]＝10010101，为T3_R[7:0]的值。在T44时刻，Penable变高，Paddress[7:2]＝000101。在T45时刻，由于Penable为高，rd_en无效，使Prdata[7:0]＝00000000。在T46时刻，Penable变低。在T47时刻，根据Paddress的值，读取得到Prdata[7:0]＝11001011，为T4_R[7:0]的值。在T48时刻，Psel变低，整个模块未被选中，所以在T49时刻，Prdata[7:0]＝00000000。

图3、图4是本发明在modelsim中的行为级建模仿真波形。图3是写操作仿真波形，仿真中的数据都是随机数，从图中可以看出第一次写操作是写DVS_W[5:0]，Pwdata[31:0]＝0x000099a3，所以DVS_W[5:0]＝0x23，进过延时DVS_R[5:0]＝0x23。第二次写操作是写T1_W[7:0]，Pwdata[31:0]＝0x0000f29d，所以T1_W[7:0]＝0x9d，进过延时T1_R[7:0]＝0x9d，延时中T1_R不等于T1_W，PG_R[3:0]＝0xe，其余时间PG_R[3:0]＝0xf。第三次写操作是写T2_W[7:0]，Pwdata[31:0]＝0x0000d368，所以T2_W[7:0]＝0x68，进过延时T2_R[7:0]＝0x68，延时中T2_R不等于T2_W，PG_R[3:0]＝0xd，其余时间PG_R[3:0]＝0xf。第四次写操作是写T3_W[7:0]，Pwdata[31:0]＝0x0000b4f1，所以T3_W[7:0]＝0xf1，进过延时T3_R[7:0]＝0xf1，延时中T3_R不等于T3_W，PG_R[3:0]＝0xb，其余时间PG_R[3:0]＝0xf。第五次写操作是写T4_W[7:0]，Pwdata[31:0]＝0x0000a4b6，所以T4_W[7:0]＝0xb6，进过延时T4_R[7:0]＝0xb6，延时中T1_R不等于T1_W，PG_R[3:0]＝0x7，其余时间PG_R[3:0]＝0xf。

Claims (1)

1. 一种基于系统总线的系统芯片片内电源转换控制电路，其特征在于，包括系统总线输入电路(1)、电源转换单元状态控制电路(2)、电源转换单元状态读取电路(3)和系统总线读取电路(4)，

系统总线输入电路(1)包括两个3输入端的与门(29)，其中一个与门的3输入端接收输入信号Psel、Pwrite和Penable，产生用于控制写操作的wr_en信号输出到电源转换单元状态控制电路(2)，另一个与门的3输入端接收Penable、Pwrite的反向信号和Psel信号，产生用于控制读操作的rd_en信号输出到系统总线读取电路(4)；

电源转换单元状态控制电路(2)包括DVS_W数据写入电路及至少2块T_W数据写入电路，所述的DVS_W数据写入电路由传输路径数据选择器(11)、写控制数据选择器(12)和数据锁存寄存器(13)组成，传输路径数据选择器(11)的一个输出端与写控制数据选择器(12)的一个输入端连接，写控制数据选择器(12)的输出端与数据锁存寄存器(13)的数据输入端连接，数据锁存寄存器(13)的数据输出端与写控制数据选择器(12)的另一个输入端及传输路径数据选择器(11)的一个输入端连接，传输路径数据选择器(11)的另一个输入端与写数据信号Pwdata连接，选择端与系统写地址Paddress总线连接，写控制数据选择器(12)的选择端与写使能wr_en信号连接，数据锁存寄存器(13)的时钟输入端与全局时钟Pclk信号端连接，数据锁存寄存器(13)的复位输入端与全局复位Presetn信号端连接，其输出端口输出控制信号DVS_W[5:0]控制外部电源转换单元的运行状态，所述的T_W数据写入电路由传输路径数据选择器(14)、写控制数据选择器(15)和数据锁存寄存器(16)组成，传输路径数据选择器(14)的一个输出端与写控制数据选择器(15)的一个输入端连接，写控制数据选择器(15)的输出端与数据锁存寄存器(16)的数据输入端连接，数据锁存寄存器(16)的数据输出端与写控制数据选择器(15)的另一个输入端及传输路径数据选择器(14)的一个输入端连接，传输路径数据选择器(14)的另一个输入端与写数据信号Pwdata连接，各数据写入电路中的传输路径数据选择器(14)的选择端连接并与系统写地址Paddress总线连接，写控制数据选择器(15)的选择端连接并与写使能wr_en信号连接，数据锁存寄存器(16)的时钟输入端连接并与全局时钟Pclk信号端连接，数据锁存寄存器(16)的复位输入端连接并与全局复位Presetn信号端连接，其输出端口输出控制信号T_W[7:0] 控制外部电源转换单元的运行状态；

电源转换单元状态读取电路(3)包括DVS_R数据锁存电路(5)、PG_R数据锁存电路(6)及至少1块T_R数据锁存电路，所述的DVS_R数据锁存电路(5)包括第一数据锁存寄存器和第二数据锁存寄存器，第一数据锁存寄存器的数据输出端和第二数据锁存寄存器的数据输入端连接，第一级数据锁存器的输入端用于输入外部电源转换单元的运行状态参数信号DVS_R[5:0]，PG_R数据锁存电路(6) 包括第三数据锁存寄存器和第四数据锁存寄存器，第三数据锁存寄存器的数据输出端和第四数据锁存寄存器的数据输入端连接，第三级数据锁存器的输入端用于输入外部电源转换单元的运行状态参数信号PG_R[3:0]，T_R数据锁存电路包括第五数据锁存寄存器和第六数据锁存寄存器，第五数据锁存寄存器的数据输出端和第六数据锁存寄存器的数据输入端连接，第五级数据锁存器的输入端用于输入外部电源转换单元的运行状态参数信号T_R[7:0]，DVS_R数据锁存电路(5)中的复位输入端、PG_R数据锁存电路(6) 中的复位输入端及各T_R数据锁存电路中的复位输入端连接并与全局复位Presetn信号端连接，DVS_R数据锁存电路(5)中的时钟输入端、PG_R数据锁存电路(6) 中的时钟输入端及各T_R数据锁存电路中的时钟输入端连接并与全局时钟Pclk信号端连接；

系统总线读取电路(4)包括传输路径数据选择器(26)、数据选择器(27)和数据锁存寄存器(28)，传输路径数据选择器(26)的选择端与系统写地址Paddress总线连接，传输路径数据选择器(26)的0通道的数据输入端与电源转换单元状态读取电路(3)的DVS_R数据锁存电路(5)的用于输出信号Syn_DVS_R_out[5:0]的输出端连接，传输路径数据选择器(26)的1通道的数据输入端与电源转换单元状态读取电路(3)的PG_R数据锁存电路(6)的用于输出信号Syn_PG_R_out[3:0]的输出端连接，传输路径数据选择器(26)的2通道及其余通道的数据输入端分别与电源转换单元状态读取电路(3)的T_R数据锁存电路的用于输出信号Syn_T_R_out[7:0] 的输出端连接，传输路径数据选择器(26)的输出端与数据选择器(27)的输入端连接，数据选择器(27)的另一输入端置0，其选择端用于输入读使能rd_en信号，数据选择器(27)的输出端与数据锁存寄存器(28)的数据输入端连接，数据锁存寄存器(28)的时钟输入端与全局时钟Pclk信号端连接，数据锁存寄存器(28)的复位输入端与全局复位Presetn信号端连接，数据锁存寄存器(28)的输出端输出数据为给系统总线读取的数据。

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