CN102521189A - 一种通过cpld实现mdio接口信号转换的方法 - Google Patents
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Abstract
本发明实施例公开了一种通过CPLD实现MDIO接口信号转换的方法，该方法包括，令CPLD与交换芯片及物理层PHY器件分别相连，所述交换芯片与所述PHY器件之间，通过CPLD中转传输MDC时钟信号和MDIO信号；所述CPLD跟踪和识别从交换芯片输入CPLD的MDC时钟信号；在对应于需要转换的MDIO信号的MDC时钟范围内，对输入CPLD的MDIO信号进行转换；并按照原有时序传输转换后的MDIO信号。该方法实现了MDIO接口信号的转换，能够转换PHY器件地址，实现交换芯片与PHY器件的地址匹配，而且该转换不需要更改MDC信号和MDIO信号的时序，不影响正常MDIO操作流程。
Description
技术领域
本发明涉及电子器件技术领域，特别涉及一种通过复杂可编程逻辑器件(CPLD)实现管理数据输入输出(MDIO)接口信号转换的方法。
背景技术
在以太网通信中，中央处理器(CPU)对物理层(PHY)器件的操作主要有两种方式：第一种方式是通过CPU直接对PHY器件进行读写寄存器控制；第二种方式是通过交换芯片对PHY器件进行读写寄存器控制。
比较这两种方法的优缺点，第一种方式的优点是对PHY器件的操作清晰明了；缺点是需要CPU实现PHY器件的控制接口的模拟工作，需要占用CPU资源，并且使整个软件结构错乱。
第二种方式的优点是软件结构清晰，不需要CPU模拟PHY器件的控制接口；缺点是，通常情况下，交换芯片厂家和PHY器件厂家并不是同一厂家，不同厂家的交换芯片和PHY器件的地址定义可能不同，造成地址匹配问题。
对于第二种方式，交换芯片对于PHY器件的控制方式如图1所示，交换芯片中的介质访问控制层(MAC)通过IEEE802.3定义的MDIO接口实现对PHY器件的控制，该接口包括两个引脚：管理数据时钟(MDC)和MDIO；交换芯片的MDC引脚与PHY器件的MDC引脚连接，交换芯片的MDIO引脚与PHY器件的MDIO引脚链接。MDC是管理数据的时钟输入，MDIO是管理数据的输入输出双向接口，MDIO引脚收发的管理数据是与MDC引脚输入的时钟同步的。
MDIO接口的具体工作过程如图2、3所示。
图2为典型MDC/MDIO读操作示意图，图2中，MDC为持续的时钟信号；MDIO(STA)为MDIO接口的主控端即交换芯片的MDIO引脚端，MDIO(PHY)为MDIO的MDIO接口的从属端，即PHY器件的MDIO引脚端，在空闲(Idle)时，MDIO(STA)端与MDIO(PHY)端均为高阻态(Z)；之后MDIO(STA)端输出2比特开始标识码(Start)“01”表示操作开始，接下来输出2比特的操作码(Opcode)“01”表示此操作为读操作，接下来是5比特PHY器件的地址(PHY Address)表示此操作需要操作的PHY器件的地址，及5比特寄存器地址(Rigister Address)表示此操作需要操作的PHY器件的寄存器的地址；在之后的2个时钟周期，用于MAC层进行具体PHY器件的访问，此段时间内，MDIO的数据传输方向可以改变，称为状态转换域(TA)；对于读操作，在TA的第一比特时MDIO(STA)端进入高阻态，第二比特时，MDIO的数据传输方向转换，由MDIO(PHY)端输出“0”；之后，由MDIO(PHY)端输出16比特的寄存器数据(Rigister Data)，输出完毕后恢复Idle状态，此时MDIO(PHY)端也进入高阻态。
图3是典型MDC/MDIO写操作示意图，与图2的区别在于，其中操作码为“10”表示写操作，TA中MDIO的数据传输方向不变，MDIO(STA)端在TA域输出“10”；由于不需要MDIO(PHY)端输出信号，其一直处于高阻态，因此在图3中未示出MDIO(PHY)端的情况。
另外，在不同的应用中，在输出开始码之前，可能会输出N个前导码，即交换芯片的MDC引脚正常输出时钟信号，MDIO引脚输出N个高电平信号“1”之后再开始输出开始码。这个数字N，不同厂家的交换芯片可能会不同，如某芯片厂家设定的N为32。
从上述的MDIO接口工作过程中可以看出，如果交换芯片与PHY器件的地址不匹配，即交换芯片认为PHY器件的地址与PHY器件的实际地址不一样，则交换芯片通过MDIO接口控制PHY器件的读写操作将无法正确进行。例如某交换芯片对外部PHY的操作设定中，PHY器件地址0x18是保留给管理口的地址，而外部PHY器件地址是从0x19开始的，但是某些PHY器件，它的各个PHY器件的地址定义是有限制的，以双PHY器件为例，通常要求第一个PHY器件地址的末位必须为0，第二个PHY器件地址的末位必须为1，其余位只要两个地址相同即可。这时，如果交换芯片读取第一个PHY器件的数据时，会通过MDC/MDIO输出PHY器件地址为0x19，那么由于末位为1，则会将第二个PHY器件的数据送给交换芯片，这样，对两个PHY器件的操作就完全颠倒了，造成操作错误。
发明内容
有鉴于此，本发明提供了一种通过CPLD实现MDIO接口信号转换的方法，可以在交换芯片与PHY器件之间地址不匹配的情况下，通过CPLD将MDIO接口信号中的PHY器件地址部分进行转换，从而实现地址匹配。
为达上述目的，本发明的技术方案具体是这样实现的：
一种通过CPLD实现MDIO接口信号转换的方法，该方法包括：
所述CPLD与交换芯片及物理层PHY器件分别相连，所述交换芯片与所述PHY器件之间，通过CPLD中转传输MDC时钟信号和MDIO信号；
所述CPLD跟踪和识别从交换芯片输入CPLD的MDC时钟信号；
在对应于需要转换的MDIO信号的MDC时钟范围内，对输入CPLD的MDIO信号进行转换；并按照原有时序传输转换后的MDIO信号。
较佳地，所述跟踪和识别从交换芯片输入CPLD的MDC时钟信号，包括：
使用CPLD的主时钟对所述MDC时钟信号打拍计数，
MDIO操作开始时计数开始，计数值在每一个MDC时钟信号的下沿，计数加1，MDIO操作结束后计数结束，计数值清零。
较佳地，所述CPLD的主时钟频率大于MDC时钟频率。
较佳地，所述对MDIO信号进行转换，包括：
对MDIO信号进行置0、置1和/或取反。
较佳地，所述需要转换的MDIO信号为PHY器件地址信号。
较佳地，所述对应于需要修改的MDIO信号的MDC时钟范围，包括：
交换芯片的前导码数值+5至+9的计数数值范围。
较佳地，所述按照原有时序传输转换后的MDIO信号，包括：
对于MDIO写操作，在所述计数开始到结束过程中，保持CPLD与交换芯片连接的引脚始终为信号输入状态，与PHY器件连接的引脚始终为信号输出状态。
较佳地，所述按照原有时序传输转换后的MDIO信号，包括：
对于MDIO读操作，使CPLD与交换芯片连接的引脚在所述计数数值小于交换芯片的前导码数值+14时为信号输入状态；在所述计数数值大于等于交换芯片的前导码数值+14并且小于等于前导码数值+32时为信号输出状态；
使CPLD与PHY器件连接的引脚在所述计数数值小于交换芯片的前导码数值+15时为信号输出状态；在所述计数数值大于等于前导码数值+15并且小于等于前导码数值+32时为信号输入状态。
较佳地，所述MDIO操作类型，根据处于交换芯片的前导码数值+3至+4的计数数值范围内的2比特MDIO信号确定。
由上述技术方案可见，本发明的这种通过CPLD实现MDIO接口信号转换的方法，不仅实现了MDIO接口信号的转换，能够转换PHY器件地址，实现交换芯片与PHY器件的地址匹配，而且该转换不更改MDC信号和MDIO信号的时序，在CPLD内部无需实现MDIO接口，只是对经过其内部的MDIO信号进行转换，这样不会影响交换芯片对PHY器件的寄存器的操作时间；而如果使用常用的模拟接口方式，如CPLD来模拟MDC/MDIO接口，那么当交换芯片想读取PHY寄存器中的数据时，CPLD要先模拟MDC/MDIO主接口去读取PHY寄存器中的数据，然后再将数据传给交换芯片，但是此时，已经错过交换芯片的读操作时间了。
附图说明
图1是现有通过交换芯片控制PHY器件的硬件连接示意图。
图2是典型MDC/MDIO读操作时序波形示意图；
图3是典型MDC/MDIO写操作时序波形示意图；
图4是本发明实施例通过CPLD实现MDIO接口地址转换的硬件连接示意图；
图5是本发明实施例通过CPLD实现MDIO接口地址转换的方法流程图；
图6是本发明实施例的MDIO写操作时序波形示意图；
图7是本发明实施例的MDIO读操作时序波形示意图。
具体实施方式
为使本发明的目的、技术方案及优点更加清楚明白，以下参照附图并举实施例，对本发明进一步详细说明。
本发明主要是通过CPLD对从交换芯片的MDIO接口输出的PHY器件地址进行转换，且该转换不更改MDC和MDIO接口的时序，在CPLD内部不实现MDIO接口，只是对经过其内部的PHY器件地址信号进行转换后，再送出给具体PHY器件，本发明通过一个较高频时钟对MDIO信号进行操作，不影响MDIO的时序，因此不会影响交换芯片中MAC器件对PHY器件的寄存器的操作时间。
图4为本发明的地址转换方法硬件连接示意图；如图4所示，在CPLD内部，预先定义4个输入输出信号，MDC_S、MDIO_S、MDC_P、MDIO_P；MDC_S是输入信号，MDC_P是输出信号，MDIO_S和MDIO_P是双向信号，当然也可以都是双向信号。
本发明中，引脚以其传输的信号命名，即交换芯片的MDC引脚与CPLD的MDC_S引脚相连，交换芯片的MDIO引脚与CPLD的MDIO_S引脚相连；PHY器件的MDC引脚与CPLD的MDC_P引脚相连，PHY器件的MDIO引脚与CPLD的MDIO_P引脚相连。
具体地，交换芯片的MDC时钟信号通过其MDC引脚传输到CPLD的MDC_S引脚，CPLD对其不进行处理，直接从MDC_P引脚送出给PHY器件的MDC引脚；交换芯片输出的MDIO信号通过其MDIO引脚传输到CPLD的MDIO_S引脚，经CPLD内部对MDIO信号中需要转换的部分，例如PHY器件地址部分进行转换后，通过MDIO_P引脚传输到PHY器件的MDIO引脚，同理从PHY器件输出的MDIO信号从PHY器件的MDIO引脚传输到CPLD的MDIO_P引脚，CPLD直接将该MDIO信号通过其MDIO_S引脚传输到交换芯片的MDIO引脚，或者也可以对该信号进行修改，将修改后的MDIO信号通过其MDIO_S引脚传输到交换芯片的MDIO引脚。
图5为本发明实施例通过CPLD实现MDIO接口信号转换的方法流程图，包括如下步骤：
步骤501，跟踪和识别从交换芯片输入CPLD的MDC时钟信号；
为实现对MDIO信号的转换，特别是MDIO信号中的PHY器件地址部分进行转换，首先需要知道MDIO信号处在什么工作阶段，以PHY器件地址转换为例，需要知道MDIO信号中什么时候处于输出PHY器件地址的状态，从而通过改变PHY器件地址的输出信号达到PHY器件地址匹配的目的。由于MDIO信号是与MDC时钟信号同步的，所以可以通过对输入CPLD的MDC时钟信号，如从CPLD的MDC_S引脚输入的MDC信号进行识别和跟踪，来获取PHY器件地址输出状态的时钟信息。
具体对MDC时钟信号的识别跟踪方法可以通过CPLD的主时钟CLK_M对MDIO信号打拍计数来实现。
一般情况下，MDIO接口的主控端是通过MDC信号的下降沿将MDIO信号送出，所以在CPLD中可以对从MDC_S引脚接收到的MDC信号的下降沿计数，每遇到一个下降沿，计数加1，从一个MDIO接口操作周期开始时开始计数(前导部分可以计数也可以不计)，直到操作周期结束后清零，直到下一个MDIO接口操作到来，再重新计数。例如使用CPLD主时钟对MDIO接口信号打拍，一般来说由于第一拍信号与第二拍信号的间隔可能比较短，所以可以采用第二拍和第三拍信号开始对MDC信号下降沿的计数。
在CPLD内部使用的CPLD主时钟的频率在权衡CPLD性能及晶振可选性的情况下，尽量使用较高的频率，推荐频率为50MHZ，最小也不应小于25MHZ。因为通常情况下，MDC的频率为2.5MHZ，为了不影响原信号的时序，CPLD使用的时钟频率要稍高一些。另外，对于更改PHY器件地址后的MDIO信号，难免会有毛刺出现，但是通过时序分析得到的结果来看，较高时钟频率下产生的毛刺周期，以及毛刺出现的位置，对于PHY器件用MDC信号上升沿来采样MDIO信号的情况来说，并不会影响PHY器件对于MDIO信号的采集，由改变MDIO信号可产生的毛刺可以忽略。
步骤502，在对应于需要转换的MDIO信号的MDC时钟范围内，对MDIO信号进行转换；
由于知道MDIO接口工作流程，即对应在什么MDC时钟周期范围内发送什么信号，因此，通过识别和跟踪MDC信号，即可以知道MDIO信号中需要修改的部分在哪个MDC时钟范围内，同样以PHY器件地址转换为例，只要在对应MDIO信号中PHY器件地址的输出这段MDC时钟范围内，对MDIO信号进行修改，即可实现PHY器件地址的转换。具体到采用CPLD主时钟计数方式识别和跟踪MDC信号来说，本步骤可以根据该计数来确定PHY器件地址数据是在哪个计数范围内发送，此时改变这个计数范围内的MDIO信号即可实现PHY器件地址的转换。
具体改变MDIO信号的方法可以通过对MDIO信号置0、置1、或者取反等操作实现。具体操作可以根据具体转换需要而定。
步骤503，按照原有时序传输转换后的MDIO信号。
对于经过转换后的MDIO信号，不对时序进行改变，所以不会影响正常的MDIO接口工作流程。
另外，在具体将转换后的MDIO信号传输给相应的器件时，需要保证传输方向正确。MDIO信号的工作流程中，MDC信号一直不变，所以CPLD的MDC引脚的信号传输方向固定，只要保持从交换芯片到PHY器件的方向即可，不需要特别控制，而MDIO信号在读操作时，信号传输方向会有变化，也就是说，在本步骤中，需要根据MDC信号的时序信息来确定MDIO_S信号和MDIO_P信号的输入输出方向，具体地，当为写操作时，MDIO_S信号在整个操作过程中一直是输入，MDIO_P一直是输出，当为读操作时，MDIO_S信号在前阶段是输入信号，后阶段是输出信号，MDIO_P信号在前阶段是输出信号，后阶段是输入信号，MDIO信号的传输方向都可以通过上述对MDC时钟信号的打拍计数来确定。
下面举一个具体的例子，例如需要将PHY器件地址0X19转换为0X18、将PHY器件地址0X1A转换为0X19；CPLD采用50MHZ时钟频率为MDC信号打拍计数，交换芯片前导码为32比特为例。
对于写操作，如图6所示，图中，MDIO_S1是操作PHY器件地址为0X19的PHY器件的波形信号，MDIO_S2是操作PHY器件地址为0X1A的PHY器件的波形信号，MDC为时钟信号，CNT_NEG是MDC信号的打拍计数，计数1～32是32比特的前导码，由于前导码对于MDIO操作没有实际意义，图中省去了计数1～31的部分；33、34是MDIO操作的开始标识码(Start)，之后依次是35～36的操作码(Opcode)，37～41的PHY器件地址(PHY Address)，42～46寄存器地址(Rigister Address)，47～48的状态转换域(TA)，49～64的寄存器数据(RigisterData)，CNT_NEG计数到64之后该MDIO操作结束，CNT_NEG清零。
对于CNT_NEG计数值来说，具体数值受不同前导码的影响，会有不同，但是由于MDIO接口读写操作的时序是固定的，所以，只要确定了前导码，读写操作中各个不同阶段的CNT_NEG计数数值就是确定的，例如开始标识码是前导码之后的两个时钟周期，所以其CNT_NEG计数范围就是(前导码+1～前导码+2)；PHY器件地址是开始标识码及操作码之后的5个时钟周期，所以其CNT_NEG计数范围就是(前导码+5～前导码+9)，其它的阶段以此类推，这里不再赘述。
对于将PHY器件地址0X19更改为0X18，0X1A更改为0X19，具体比特位信号的变化如表1所示。
| 原PHY器件地址 | 更改后PHY器件地址 |
| 11001 | 11000 |
| 11010 | 11001 |
表1：PHY器件地址比特位变化表
由表1可以看出，对于这两个PHY器件地址的转换，只需要将第1比特位置“0”，第0比特位取反即可。具体地，当CNT_NEG的计数值等于40时，无论MDIO_S信号此时为“1”还是为“0”，都将其置为“0”；当CNT_NEG的计数值等于41时，将MDIO_S信号取反，“0”取反为“1”，“1”取反为“0”。然后，将处理过的信号作为MDIO_P信号，从CPLD中送出给PHY器件。在MDIO读操作中，对于PHY器件地址转换的处理方式与此相同，另外，对于其它操作阶段的MDIO信号的修改方法相同，只要确定了CNT_NEG的计数值，采用置0、置1和/或取反等操作方式，即可实现信号的修改。
另外，在进行信号转换时，还需要考虑如何控制MDIO_S信号和MDIO_P信号的输入输出方向。
对于MDIO写操作来说，这两个信号的输入输出方向很清晰，MDIO_S信号在整个操作中一直为输入，MDIO_P信号在整个操作中一直为输出。因此如图6所示，从CNT_NEG计数开始时，令控制MDIO_S输入输出方向的信号TRI_4_MDIO_S的波形一直为高电平“1”(表示输入)，直到CNT_NEG的计数清零后转为高阻态(Z)；令控制MDIO P输入输出方向的信号TRI_4_MDIO_P的波形一直为低电平“0”(表示输出)，直到CNT_NEG的计数清零后转为高阻态，这样即可实现。
对于读操作，如图7所示；关于处理PHY器件地址转换的操作参见对图6的相关描述部分。对于图7的描述，重点放在处理MDIO_S和MDIO_P信号的输入输出方向上。
因为MDIO读操作需要PHY器件返回寄存器的数据值，所以，此时MDIO信号的输入输出方向是会变化的。在TA状态转换域之前，MDIO_S信号一直都是输入，但是在TA的第二个时钟周期，MDIO_S信号的状态应该转为输出，输出值是MDIO_P信号的输入值。在TA状态转换域之前，MDIO_P信号一直都是输出，输出值为MDIO_S信号，但是在TA的第二个时钟周期，MDIO_P信号的状态应该转为输入，并且将此输入值送给MDIO_S信号。关于此处的处理，需要依据Opcode的值和CNT_NEG的计数值来决定TRI_4_MDIO_S信号，和TRI_4_MIDO_P信号。
具体地，当判断Opcode为读操作时，则当CNT_NEG的数值在小于46(前导码+14，后面数值以此类推，不再详述)的时候，TRI_4_MDIO_S信号为“1”，代表此时MDIO_S信号为输入，当CNT_NEG的数值大于等于47并且小于等于64时，TRI_4_MDIO_S信号为“0”，代表此时MDIO_S信号为输出。对于MDIO_P信号输入输出方向的控制，当CNT_NEG的数值在小于47的时候，TRI_4_MDIO_P信号为“0”，代表此时MDIO_P信号为输出，当CNT_NEG的数值大于等于47并且小于等于64时，TRI_4_MDIO_P信号为“0”，代表此时MDIO_P信号为输入。详见图7中信号TRI_4_MDIO_S和信号TRI_4_MDIO_P。
由上述的实施例可见，本发明的这种通过CPLD实现MDIO接口信号转换的方法，不仅实现了MDIO接口信号的转换，能够转换PHY器件地址，实现交换芯片与PHY器件的地址匹配，而且该转换不更改MDC信号和MDIO信号的时序，在CPLD内部无需实现MDIO接口，只是对经过其内部的MDIO信号进行转换，这样不会影响交换芯片对PHY器件的寄存器的操作时间。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。
Claims (9)
1.一种通过复杂可编程逻辑器件CPLD实现管理数据输入输出MDIO接口信号转换的方法，其特征在于，该方法包括：
所述CPLD与交换芯片及物理层PHY器件分别相连，所述交换芯片与所述PHY器件之间，通过CPLD中转传输管理数据时钟MDC时钟信号和MDIO信号；
所述CPLD跟踪和识别从交换芯片输入CPLD的MDC时钟信号；
在对应于需要转换的MDIO信号的MDC时钟范围内，对输入CPLD的MDIO信号进行转换；并按照原有时序传输转换后的MDIO信号。
2.如权利要求1所述的通过CPLD实现MDIO接口信号转换的方法，其特征在于，所述跟踪和识别从交换芯片输入CPLD的MDC时钟信号，包括：
使用CPLD的主时钟对所述MDC时钟信号打拍计数，
MDIO操作开始时计数开始，计数值在每一个MDC时钟信号的下沿，计数加1，MDIO操作结束后计数结束，计数值清零。
3.如权利要求2所述的通过CPLD实现MDIO接口信号转换的方法，其特征在于，所述CPLD的主时钟频率大于MDC时钟频率。
4.如权利要求1所述的通过CPLD实现MDIO接口信号转换的方法，其特征在于，所述对MDIO信号进行转换，包括：
对MDIO信号进行置0、置1和/或取反。
5.如权利要求1、2或3所述的通过CPLD实现MDIO接口信号转换的方法，其特征在于，所述需要转换的MDIO信号为PHY器件地址信号。
6.如权利要求4所述的通过CPLD实现MDIO接口信号转换的方法，其特征在于，所述对应于需要修改的MDIO信号的MDC时钟范围，包括：
交换芯片的前导码数值+5至+9的计数数值范围。
7.如权利要求5所述的通过CPLD实现MDIO接口信号转换的方法，其特征在于，所述按照原有时序传输转换后的MDIO信号，包括：
对于MDIO写操作，在所述计数开始到结束过程中，保持CPLD与交换芯片连接的引脚始终为信号输入状态，与PHY器件连接的引脚始终为信号输出状态。
8.如权利要求5所述的通过CPLD实现MDIO接口信号转换的方法，其特征在于，所述按照原有时序传输转换后的MDIO信号，包括：
对于MDIO读操作，使CPLD与交换芯片连接的引脚在所述计数数值小于交换芯片的前导码数值+14时为信号输入状态；在所述计数数值大于等于交换芯片的前导码数值+14并且小于等于前导码数值+32时为信号输出状态；
使CPLD与PHY器件连接的引脚在所述计数数值小于交换芯片的前导码数值+15时为信号输出状态；在所述计数数值大于等于前导码数值+15并且小于等于前导码数值+32时为信号输入状态。
9.如权利要求7或8所述的通过CPLD实现MDIO接口信号转换的方法，其特征在于，所述MDIO操作类型，根据处于交换芯片的前导码数值+3至+4的计数数值范围内的2比特MDIO信号确定。
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