CN102484094A - 绝缘体上的半导体和使用阳极连接工艺中的温度梯度来形成该半导体的方法 - Google Patents
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Abstract
形成玻璃上半导体结构(SOG)的方法和装置包括:使玻璃基底的第一表面与半导体晶片直接或间接地接触;加热玻璃基底和半导体晶片中的至少一个,使得玻璃基底的与玻璃基底第一表面相对的第二表面处于比第一表面低的温度;横贯玻璃基底和半导体晶片施加电势;以及保持接触、加热和电压,以通过电解在半导体晶片和玻璃基底之间引起阳极连接。
Description
相关申请的交互参照
本申请要求对2009年8月26日提交的美国非临时专利申请No.12/547522的权益和优先权,其题为“Semiconductor On Insulator And Methods Of FormingSame Using Temperature Gradient In An Anodic Bonding Process(绝缘体上的半导体和使用阳极连接工艺中的温度梯度来形成该半导体的方法)”,本文依赖于该专利之内容,并以参见方式以引入其全部内容。
技术领域
本发明涉及使用改进的阳极连接工艺来制造绝缘体上的半导体(SOI)结构的方法。
背景技术
迄今,最广泛用于绝缘体上的半导体结构中的半导体材料一直是硅。如此的结构在文献中被称之为绝缘体上的硅结构,缩略语“SOI”一直应用于如此的结构。对于高性能薄膜晶体管、太阳能电池和诸如活性矩阵显示器之类的显示器来说,SOI技术正日益变得重要起来。SOI结构可包括基本上形成在绝缘材料上的单晶硅的薄层。
获得SOI结构的各种方法包括硅(Si)在晶格匹配基底上的外延生长。替代的工艺过程包括将单晶硅晶片连接在已经生长了氧化层SiO2的另一硅晶片上,其后,将顶部的晶片抛光或蚀刻到0.05至0.3微米厚的单晶硅层。其它的方法包括离子注入法,在该方法中,可注入氢或氧离子,在氧离子注入的情形中,则在顶上覆盖Si的硅晶片内形成埋入的氧化物层,而在氢离子注入的情形中,则分离开(片状脱落)薄的Si层而使另一Si晶片与氧化物层连接。
用这些方法制造SOI结构成本很高。后一种涉及氢离子注入的方法已经获得了一定注意,且被认为优于前面的几种方法,因为注入所需能量小于氧离子注入所需能量的50%,且所需剂量低两个量级。
美国专利No.7,176,528披露了形成SiOG结构的过程。该过程步骤包括:(i)将硅晶片表面暴露在氢离子注入中以形成连接表面;(ii)使晶片的连接表面与玻璃基底接触;(iii)对晶片和玻璃基底施加压力、温度和电压,以促成其间的连接;(iv)将结构冷却到普通的温度;以及(v)使玻璃基底和薄的硅层与硅晶片分离。
尽管制造SOI结构的工艺过程正在不断成熟,但采用该工艺制成的最终产品特性受半导体材料和绝缘基底的特性限制。因此,希望能不断提高SOI结构的物理、电气、热的和光学特性(以及其它特性)。
发明内容
为了便于介绍,以下的讨论将不时地取用SOI结构。参照该特殊类型的SOI结构是便于解释本发明,而绝不意图且不应解释为限制本发明的范围。本文使用缩略语SOI,一般地是指绝缘体上的半导体结构,包括但不限于,玻璃上的半导体(SOG)结构、绝缘体上的硅(SOI)结构,以及玻璃上的硅(SiOG)结构,其还包括玻璃-陶瓷上的硅结构。
参照图1,当使用美国专利No.7,176,528的工艺过程来形成SOG结构100时,玻璃基底102和半导体施主晶片(未示出,但半导体层104是从其中获得的)都被加热到高于300℃的温度。这提高了离子在玻璃基底102内的迁移率,这一点是阳极连接和阻挡层的形成所需要的。玻璃可被加热到约575-600℃的温度,大约比玻璃应变点低50℃。
参照图2,业已发现,颗粒沉淀物形成在玻璃基底102的背表面106上,对于许多诸如平板显示器那样的应用来说,这是不理想的现象。颗粒分析表明,颗粒主要受到从玻璃基底102游离出的钠的危害。图2示出通过光学显微镜图像(50x),在使用以上讨论的SOG加工过程进行阳极连接之后的SOG100背表面106的如此的颗粒,在SOG加工过程中,使施主半导体晶片的温度约为525℃,而玻璃基底102的温度约为575℃。
钠沉淀在玻璃基底102的背表面106上,因为钠在玻璃内很活动因而经受到驱动力(电压)。通过减小钠的迁移率或施加驱动力,就可减小背侧颗粒的水平。驱动力可以不故意地集中在所采用的不管何种机械系统的精微特征处,以将电势施加到玻璃基底102的背表面106上,例如是连接装置的电极。这些精微特征以类似于避雷针的方式起作用,产生很高的电场,因此吸引局部高浓度钠。将电极表面做得很光滑已经表明,可以减少颗粒但不能消除掉颗粒。去除驱动力(即,热连接但没有电压)不是首选的,因为阳极连接在半导体材料和玻璃基底之间提供较大的连接强度,并在原处形成阻挡层,这提供产品的优点。
颗粒可在连接之后进行湿化学清洗局部地去除,但这会在玻璃基底102内留下麻点,这些麻点同样是不希望的。
本文披露的实施例通过修改阳极连接过程中的温度来减少背侧颗粒的水平。例如,在阳极连接过程中,玻璃基底102的背侧106(与半导体施主的晶片-玻璃交界面相对)尽可能保持在相对较低的温度下,同时仍允许离子导电。如此温度水平将依据玻璃类型和特性而变化。通过限制施加在玻璃基底102背侧106上的温度,并由此限制离子迁移率,钠在玻璃内游移而跑逸并形成沉淀物的能力降低了。玻璃基底前侧(其直接或间接地接触半导体施主晶片)可被加热到较高的温度,这减少了循环时间并提高了离子在半导体-玻璃交界面处的迁移率(与玻璃基底背侧的较低温度相比)。生成的SOG结构将大大地减少玻璃基底背表面上的颗粒,同时不危害到产品其它的属性。
根据这里披露的一个或多个实施例,形成玻璃上半导体结构的方法和装置包括:使玻璃基底的第一表面与半导体晶片直接或间接地接触;加热玻璃基底和半导体晶片中的至少一个,使得与玻璃基底第一表面相对的第二表面处于比第一表面低的温度;横贯玻璃基底和半导体晶片施加电势;以及保持接触、加热和电压,以通过电解在半导体晶片和玻璃基底之间引起阳极连接。
加热步骤可包括加热玻璃基底和半导体晶片中的至少一个,使玻璃基底的第二表面处于比玻璃基底第一表面的温度至少低50℃的温度,例如在比第一表面的温度低约50℃和约150℃之间。
加热步骤还可包括加热玻璃基底第一表面和半导体晶片的接合处,使加热温度约在玻璃基底应变点的+/-350℃,比如在玻璃基底应变点的约-250℃和0℃之间,或在玻璃基底应变点的约-100℃和-50℃之间。
阅读了本文的详细技术描述后,就会最好地理解这里所披露实施例的优点。主要优点包括:改进的光学特性,去除了SOG制造过程的步骤,减少连接加工后处理过程中的污染,以及简化了过程的设备。量级在一个微米或一个微米以上的颗粒为肉眼可见,因此对于某些应用来说是不希望的,比如是平板显示器。减小SOG结构中的颗粒量和/或尺寸可提高这样应用中的有效性。尽量减少或消除掉背侧的颗粒,则在连接之后用来去除如此颗粒的任何清洗步骤就可被改变或可能被省略。这降低了工艺过程成本并提高了产量。由于玻璃基底内存在的微量钠可在某些薄膜电子器件中造成性能的降低,因此需要有减少玻璃基底上表面钠的工艺过程。半导体施主晶片和玻璃基底的层叠件可在阳极连接过程中仅在一个侧面上进行加热,这可简化连接设备和降低投资和维护成本。
若结合附图来阅读本文的描述,则其它的方面、特征、优点等就可被本技术领域内的技术人员所明白。
附图说明
为了说明这里所披露的各种特征,在附图中示出了目前为优选的各种形式,然而,应该理解到,本发明不局限于所显示的确切的布置和手段。
图1是图示根据本文披露的一个或多个实施例的SOG器件结构的方框图;
图2是SOG玻璃基底背侧的示意图,颗粒沉淀物(大部分是游移钠)已经形成在该背侧上;
图3-5是图示使用根据本文披露的一个或多个特征的半导体-玻璃连接工艺过程形成的中间结构的方框图;
图6是SOG玻璃基底背侧的示意图,由于改进的加工工艺过程,颗粒沉淀物未形成在该背侧上。
具体实施方式
参照附图,其中,相同的附图标记表示相同的元件,图1中显示了根据这里披露的一个或多个实施例的SOG结构100。SOG结构100可包括玻璃基底102和半导体层104。SOG结构100在薄膜晶体管(TFT)的加工中具有合适的用途,例如,用于显示器应用中,包括有机发光二极管(OLED)显示器和液晶显示器(LCD)、集成电路、光伏器件等。
半导体层104的半导体材料可以是大体上单晶硅材料的形式。术语“大体上”是用来描述半导体层104时考虑到以下的事实:半导体材料通常含有至少某些内部的或表面的缺陷,它们要么是固有的,要么是故意添加的,例如,晶格缺陷或少量晶界。术语“大体上”还反映了这样的事实:某些掺杂物会扭曲或其它方式影响半导体材料的晶体结构。
为了便于讨论,假定半导体层104由硅形成。然而,应该理解到,半导体材料可以是硅基半导体或任何其它类型的半导体,诸如III-V、II-IV、II-IV-V族的半导体。这些材料的实例包括:硅(Si)、掺杂锗的硅(SiGe)、碳化硅(SiC)、锗(Ge)、砷化镓(GaAs)、GaP和InP。
玻璃基底102可由氧化物玻璃或氧化物玻璃-陶瓷形成。尽管不是要求的,但这里描述的实施例可包括这样的氧化物玻璃或氧化物玻璃-陶瓷,其显现出的应变点低于约1000℃。作为玻璃制造业中的惯例,所谓应变点就是玻璃或玻璃-陶瓷的粘度为1014.6泊(1013.6Pa.s)时的温度。由于介于氧化物玻璃和氧化物玻璃-陶瓷之间,玻璃可具有制造更加简单的优点,因此,使玻璃得到更加广泛应用和更加廉价。
玻璃基底可具有范围在约0.1mm至约10mm内的厚度,例如,在约0.5mm至约3mm的范围内。对于某些SOG结构,厚度大于或等于约1微米的绝缘层是理想的,例如,以避免寄生电容效应,当具有硅/二氧化硅/硅构造的标准SOG结构在高频下运行时,就会产生寄生电容效应。过去,这样的厚度很难达到。根据本发明,通过简单地使用厚度大于或等于约1微米的玻璃基底102,就可容易地获得具有厚度大于约1微米的绝缘层的SOG结构。玻璃基底102厚度的下限可约为1微米。
一般地说,玻璃基底102应有足够厚度,以在连接过程的各个步骤中以及其后在SOG结构100上进行的加工过程中支承住半导体层104。尽管玻璃基底102的厚度没有理论上的上限,但由于玻璃基底102厚度越厚,则在形成SOG结构100过程中实现至少某些过程步骤就会越困难,所以,厚度超过支承功能所需的厚度或最终SOG结构100所需的厚度,可能不是有利的。
现参照图3-5,这些图显示了中间结构,中间结构可形成在根据本发明一个或多个方面来执行图1的制造SOG结构100的过程中。
首先转到图3,准备施主半导体晶片120的注入表面121,例如,通过抛光、清洗等来形成适于连接到玻璃或玻璃-陶瓷基底102上的相当平的和均匀的注入表面121。为了便于讨论,半导体晶片120可以大体上为单晶硅晶片,但如上所讨论,也可使用任何其它合适的半导体导体材料。
通过让注入表面121经受一个或多个离子注入过程,以在施主半导体晶片120的注入表面121下方形成减弱区域,就可形成脱落层122。尽管本发明实施例不局限于任何形成脱落层122的特殊方法,但一个合适的方法指出,施主半导体晶片120的注入表面121可经受氢离子注入过程,以便在施主半导体晶片120中至少开始形成脱落层122。可使用传统技术来调整注入能量,以使脱落层122达到一般的厚度,例如,在约300-500nm之间,但任何合理的厚度都在本发明范围之内。举例来说,可采用氢离子注入,但也可采用其它离子125或多样的离子,例如,硼+氢,氦+氢,或用于脱落的已在文献中公知的其它离子。再者,还可采用适于形成脱落层122的任何其它已知的或今后开发出的技术,而不会脱离本发明的精神和范围。
不管是何种注入离子的特性,在脱落层122上的注入结果是晶格中原子离其规则位置的位移。当晶格中原子受到离子撞击时,原子被强制离位,形成主缺陷,空位和间隙原子,它被称之为弗伦克尔对(Frenkel pair)。如果注入在接近室温时进行,那么主缺陷的组分移动并形成许多类的二次缺陷,诸如空位串等。
参照图3,玻璃基底102可使用电解过程(这里也称之为阳极连接过程)连接到脱落层122。合适的电解连接过程的基本原则可见美国专利No.7,176,528,本文以参见方式引入该专利的全部内容。该过程的有些部分将在下面讨论;然而,这里描述的一个或多个实施例是指对美国专利No.7,176,528的电解连接过程的修改。
在连接过程中,可对玻璃基底102(以及脱落层122-若尚未进行的话)进行合适的表面清洗。其后,直接或间接地接触中间结构以实现图4中示意地示出的结构布置。因此生成的中间结构是一种层叠件,包括体积大的施主半导体晶片120的材料层、脱落层122和玻璃基底102。
在接触之前或之后,在标号130处加热施主半导体晶片120、脱落层122和玻璃基底102的层叠件。尽管某些电解连接过程规定了不同的温度梯度,其中,将玻璃基底102加热到比施主半导体晶片120和脱落层122温度高的温度,这里所述的实施例集中在替代的和/或附加的参数上。具体来说,为了阻止颗粒沉淀物形成在玻璃基底102的背表面106上,加热玻璃基底102和半导体晶片120中的至少一个,使得与玻璃基底102的第一表面108相对的背表面106处于比第一表面108低的温度。举例来说,玻璃基底102的背表面(第二表面)106的温度可以是比其第一表面108的温度低至少50℃,例如,约低50℃和约150℃之间。
图4示出热量(以及其它的条件130)施加到玻璃基底102的第二表面106以及半导体晶片120的后表面110上。根据一个方面,可将加热板放置成与该层叠件的表面106、110形成热流通以施加所要求的热量分布。例如,在2006年5月3日提交的共同未决的美国专利申请No.11/417,445中,描述了一种适用于对层叠件施加温度和其它条件的阳极连接装置,该专利题为“HighTemperature Anodic Bonding Apparatus(高温阳极连接装置)”,这里以参见方式引入其全部内容。当加热板施加到层叠件的两个表面106、110上时,那么,施加到玻璃基底102的第二表面106上的加热板的温度,可以是比施加到施主半导体晶片120的后表面110上的加热板的温度低,以达到所要求的热量分布。
在一替代的实施例中,加热该层叠件可通过施加到施主半导体晶片120的后表面110上的加热板只从一侧进行,而不将加热板施加到玻璃基底102的第二表面106。尽管某些类型的板可施加到玻璃基底102的第二表面106来保持和施加对层叠件的压力和电压,该板不用来对玻璃基底102第二表面106施加热量。在这些条件下,可调整施加到施主半导体晶片120的后表面110上的热量以达到理想的温度差,其中,玻璃基底102的第二表面106的温度比其第一表面108的温度低约50℃至约150℃之间。
玻璃基底102和施主半导体晶片120的接合处要有足够高的温度,以诱发离子在层叠件内迁移和形成脱落层122和玻璃基底102之间的阳极连接。该温度取决于施主晶片120的半导体材料和玻璃基底的特性。举例来说,接合处的温度可以是在玻璃基底102的应变点的约+/-350℃之内,更特别地讲,在应变点的约-250℃和0℃之间,和/或在应变点的约-100℃和-50℃之间。根据玻璃的类型,这样的温度可以在约500-600℃的范围内。然而,如以上所讨论的,要求限制玻璃基底102的第二表面106上的温度。
除了以上讨论的温度特征之外,机械压力130施加到中间组件上,它可以用上述的(加热)板来施加。压力范围可在约1至约50psi之间。施加较高的压力(例如,100psi以上的压力)可造成玻璃基底102碎裂。
还可横贯中间组件施加电压130,例如,使施主半导体晶片120处于正电极,而玻璃基底102处于负电极。电压电势的施加致使玻璃基底102内的碱性离子或碱土离子移离半导体/玻璃交界面,进一步移入玻璃基底102内。具体来说,玻璃基底102的正离子(包括大体上所有改性正离子)迁移远离施主半导体晶片120的较高电压电势,形成:(1)在玻璃基底102中邻近于脱落层122处,减小浓度的正离子层;以及(2)在玻璃基底102中邻近于减小浓度正离子层处,增大浓度的正离子层。
中间组件在这些条件下(压力、温度和电压130)保持一定时间,例如,大约1小时或不到1小时。这可达到多个功能:(i)在玻璃基底102中邻近于脱落层122处,形成碱性离子或碱土离子的自由交界面(或层);(ii)在玻璃基底102中邻近于碱性离子或碱土离子自由交界面处,形成提高的碱性离子或碱土离子的交界面(或层);(iii)在脱落层122和半导体晶片120之间,形成氧化层;以及(iv)玻璃基底102变得非常有反应性并强力地连接到脱落层122。
在玻璃基底102内,随着正离子迁移远离较高电压电势源(即,施主晶片120的半导体材料),形成了大体上缺乏移动离子的区域,但可能含有形成离子的网状物,这些离子紧紧地连接在网状物上。正离子迁移到玻璃基底102下一个区域内,这达到了提高的离子浓度。玻璃基底102的其余层是玻璃块。业已发现,如此的多层阻挡层结构包括半导体氧化物和大体上缺乏移动离子的区域,这样的阻挡层结构在热力上是高度稳定的。玻璃基底102提高的区域内的可移动离子不能突破大体上缺乏移动离子的区域,即使在提高温度的情况下长时间热处理之后也不能突破。多层阻挡层的厚度受以下一个或多个参数的控制:温度(温度越高,离子运动越快)、施加的电压电势的大小,以及施加温度和电压的时间。
远离减小浓度的正离子层迁移到增大浓度的正离子层的玻璃基底102的正离子,包括至少一个碱性/碱土改性离子。正离子的迁移导致所有碱性离子/碱土离子从减小浓度的正离子层中基本上损耗掉。碱性离子/碱土离子包括以下中的至少一个:Li+1、Na+1、K+1、Cs+1、Mg+2、Ca+2、Sr+2,和/或Ba+2。正离子的迁移导致减小浓度的改性正离子层,其包括一个或多个形成离子的网状物。
在某些应用中需要阻挡层的功能(阻止正离子通过减小浓度的正离子层从氧化物玻璃或氧化物玻璃-陶瓷迁移回到半导体层内)。
参照图5,中间组件在温度、压力和电压的条件下保持足够的时间之后,除去电压并使中间组件冷却到室温。在加热过程、停留过程、冷却过程的某一点处,和/或冷却之后,施主半导体晶片120和玻璃基底102分离开。如果脱落层122尚未变得完全脱离施主半导体晶片120,那么这可包括某些剥离的过程。结果是,玻璃基底102具有相当薄的脱落层122,其由连接到施主半导体晶片120上的半导体材料形成。分离过程可通过由于热应力缘故造成的脱落层122碎裂来完成。替代地或添加地,诸如水射流切割或化学蚀刻那样的机械应力可用来促进这种分离过程。
在图5所示的实例中,由电解过程形成的中间结构依次包括:玻璃块基底(玻璃基底102内);邻近于玻璃块基底(但仍在玻璃基底102内)的增大浓度的碱性离子或碱土离子层;邻近于增大浓度的碱性离子或碱土离子层(但仍在玻璃基底102内)的减小浓度的碱性离子或碱土离子层;氧化物层;以及脱落层122。
SOG结构的劈开的表面123就在脱落之后,可显现出表面粗糙度,过多的硅层厚度,和/或硅层注入的损坏(例如,由于无定形硅层的形成)。根据注入能量和注入时间,脱落层122的厚度可在约300-500nm的量级上,但其它的厚度也在本发明范围之内。这些特征可使用后连接过程实施变化。
在第一实例中,用氢离子注入硅施主晶片而在其内形成脱落层。放置硅施主晶片,使其与含有碱土离子的0.6mm厚的玻璃基底(康宁公司的EAGLE 2000玻璃)接触。然后,将层叠件引入到能够施加足以引起阳极连接的温度、压力和电压的阳极连接装置内。玻璃基底背侧的温度提高到比硅侧温度高50℃。然而,全部的连接温度在硅晶片侧上降低到350℃,而在玻璃侧上降低到400℃。在如此的温度条件下,通过0.6mm厚度的玻璃的离子导电刚好是可测量的。在这些条件下的连接明显地降低了背侧颗粒的存在;然而,该方法显现出不理想的结果,即,由于离子低的导电率,延长了阻挡层在硅-玻璃交界面处形成的循环时间,该时间从几分钟到超过1小时。
在另一实例中,重复了第一实例的条件,但有以下的例外:温度梯度反过来。层叠件的硅侧的温度被提高到约为500℃的温度,而玻璃基底背侧的温度被限制在约360℃。硅的较高温度能使离子在硅-玻璃交界面处有高的迁移率,允许形成阻挡层,而较冷的背侧玻璃温度限制了离子的迁移率,由此阻止钠迁移。玻璃基底背表面的显微图(使用50x的光学显微镜图像)显示在图6中。可以看出,背侧的颗粒大大地减少,对于阳极连接过程的影响为最小。
尽管本文参照特殊实施例描述了本发明,但应该理解到,这些实施例只是用来说明本发明的原理和应用。因此应该理解到,对于所示的实施例还可作出许多修改,还可设计出其它的结构布置,而不会脱离如由附后权利要求书所定义的本发明的精神和范围。
Claims (12)
1.一种形成玻璃上半导体结构的方法,包括:
使玻璃基底的第一表面与半导体晶片直接或间接地接触;
加热所述玻璃基底和所述半导体晶片中的至少一个,使得所述玻璃基底的与所述玻璃基底的第一表面相对的第二表面处于比所述第一表面低的温度;
横贯所述玻璃基底和所述半导体晶片施加电势;以及
保持接触、加热和电压,以通过电解在所述半导体晶片和所述玻璃基底之间引起阳极连接。
2.如权利要求1所述的方法,其特征在于,加热步骤包括加热所述玻璃基底和所述半导体晶片中的至少一个,使所述玻璃基底的第二表面处于比所述玻璃基底的第一表面的温度至少低50℃的温度。
3.如权利要求2所述的方法,其特征在于,所述玻璃基底的第二表面处于比所述玻璃基底的第一表面的温度低约50℃和约150℃之间的温度。
4.如权利要求1所述的方法,其特征在于,加热步骤包括将所述玻璃基底的第一表面和所述半导体晶片的接合处加热到约在所述玻璃基底的应变点的+/-350℃之间的温度。
5.如权利要求4所述的方法,其特征在于,将所述玻璃基底的第一表面和所述半导体晶片的接合处加热到所述玻璃基底的应变点的约-250℃和0℃之间的温度。
6.如权利要求5所述的方法,其特征在于,将所述玻璃基底的第一表面和所述半导体晶片的接合处加热到所述玻璃基底的应变点的约-100℃和-50℃之间的温度。
7.如权利要求1所述的方法,其特征在于,加热步骤包括对所述半导体晶片施加热源,但不对所述玻璃基底的第二表面施加热源。
8.如权利要求1所述的方法,其特征在于,所述半导体晶片是施主半导体晶片,所述方法还包括:
使所述施主半导体晶片的注入表面经受离子注入过程,以形成所述施主半导体晶片的脱落层;以及
在通过电解在所述施主半导体晶片的注入表面和所述玻璃基底之间引起阳极连接的加热和加电压步骤之前,使所述玻璃基底的第一表面与所述施主半导体晶片的注入表面直接或间接地接触。
9.如权利要求8所述的方法,其特征在于,所述施主半导体晶片取自以下:硅(Si)、掺杂锗的硅(SiGe)、碳化硅(SiC)、锗(Ge)、砷化镓(GaAs)、GaP和InP。
10.一种形成玻璃上半导体结构的方法,包括:
使施主半导体晶片的注入表面经受离子注入过程,以形成所述施主半导体晶片的脱落层;
使玻璃基底的第一表面与所述施主半导体晶片的注入表面直接或间接地接触;
加热所述玻璃基底和所述半导体晶片中的至少一个,使得:(i)所述玻璃基底的第一表面和所述半导体晶片的注入表面的接合处处于的温度在所述玻璃基底的应变点的约-100℃和-50℃之间;以及(ii)所述玻璃基底的与所述玻璃基底的第一表面相对的第二表面处于比所述玻璃基底的第一表面温度低至少50℃的温度;
横贯所述玻璃基底和所述半导体晶片施加电势;
保持接触、加热和电压,以通过电解在所述半导体晶片和所述玻璃基底之间引起阳极连接;以及
从所述施主半导体晶片中分离出所述脱落层。
11.如权利要求10所述的方法,其特征在于,所述玻璃基底的第二表面处于比所述玻璃基底的第一表面的温度约低50℃和约150℃之间的温度。
12.如权利要求10所述的方法,其特征在于,加热步骤包括对所述半导体晶片施加热源,但不对所述玻璃基底的第二表面施加热源。
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Cited By (2)
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