CN102468820B - 用于仿真电阻器的集成电路 - Google Patents

Abstract

一种集成电路，用于基于非线性电路元件例如晶体管的输出电阻来仿真电阻器。在采用晶体管的情况下，晶体管被偏置到在其线性区工作，并且将依赖于AC源极-漏极电压的电压耦合到栅极电压，从而提高漏极-源极电阻相对于漏极-源极电压的线性度。通过改变栅极电压可以改变传递函数，以使得漏极-源极电阻不再依赖于漏极-源极电压。

Description

用于仿真电阻器的集成电路

技术领域

本发明涉及用于仿真电阻器的集成电路。

背景技术

有些应用需要使用具有良好的绝对电阻精度的电阻器。在制造集成电路的半导体工艺中可用的电阻器类型由于工艺的变化具有有限的绝对精度。典型的半导体工艺中的电阻值通常认为是有益于模拟设计的寄生效应，并且通常不是工艺中的主要优化方向。

因此，具有给定几何结构的电阻器的电阻变化可能很大，并且容易给绝对值带来+/-10-30％的不确定度。

在电阻器绝对值的精度很重要的情况下，例如在特征线终端中，需要具有能够把阻值调整到期望值的调整能力。阻值调整的一种已知方法是采用一组并联的电阻器支路，每个支路具有缩放值并且具有与每个电阻器串联的开关，每个支路可以选择性地导通和断开，如图1所示。

图1(a)利用多个并联支路在原理上示出了这种方法，每个支路具有串联的开关和电阻器。

尽管对于期望的调整范围来说，经常不需要断开某个电阻器，但是通常仍然期望所有电阻器具有串联连接的开关，以使得能够将电阻器设置到高阻态。

在MOS工艺中，开关典型地实施为由轨至轨逻辑选择信号驱动的MOS晶体管。为了获得良好的线性度，开关上的电压应该较低，从而电阻器值也应该较低，这就需要会产生寄生电容器的大晶体管，从而限制带宽。对于高速传输应用，可用带宽是为了在直到极高频的范围内获得良好的回波损耗的非常重要的参数。

根据电阻器相对于电源的信号电平，开关可以实施为PMOS晶体管(如图1(b)所示)、NMOS晶体管(如图1(c)所示)或互补传输门(如图1(d)所示)。

通常，把终端电压优选地保持为接近电源vdd或vss，这种情况下每个开关仅需要一个晶体管，并且MOS开关对每单位宽度(unit width)具有最低的导通电阻。

这些开关引起的寄生电容负载可能很大并且可以成为带宽限制。此外，对于未选择的支路，开关处于高阻态，因而开关电容需要通过支路电阻器充电，这导致进一步的带宽限制。

最后，有时存在短路电流状态的需求，这需要过大的器件尺寸和金属路径，从而导致更多的寄生效应，例如导致附加电容。

为了减少开关器件的寄生电容，需要减少它的尺寸，这会在MOS晶体管上引起更大的电压部分。但是，具有固定的栅极-源极电压Vgs的MOS晶体管的导通电阻随着漏极-源极电压Vds而变化，导致非线性的电流-电压特性。在图2中针对理想平方律MOS特性说明和计算了这种情况。

值V_GT是栅极过驱动偏置。晶体管工作在线性工作区，其中漏极-源极电压小于栅极过驱动偏置。该曲线显示了对于给定的栅极过驱动电压，电阻R_DS以所示的非线性方式随着电压值V_DS变化。

发明内容

本发明的目的是提供在较大电压范围上保持恒定值的电阻器。因此，电压-电流关系在较大范围上是线性的。对于数据通信来说，这种线性度对于在完整的信号电压范围上精确地匹配特性电阻很重要。因此，本发明的目的是提供具有低寄生电容和改善了线性度的可调电阻器。

根据本发明，提供了一种用于仿真电阻器的集成电路，包括：

主电路元件，具有控制端以及输入端和输出端，输入端与输出端之间的电阻提供仿真电阻器；

耦合电路，用于将依赖于输出端之间的电压的电压耦合到控制端上施加的电压，从而提高输入端与输出端之间的电流-电压关系相对于所述输入端与输出端之间的电压的线性度。

本发明基于这样的原理，可以通过将一部分输出电压叠加到控制端上来实现非线性电路元件的电阻的线性化。

在优选实施例中，电路元件包括主晶体管，主晶体管具有源极和漏极作为输入端和输出端，以及具有栅极作为控制端，其中该电路进一步包括高阻抗DC栅极偏置电路，用于将主晶体管偏置到在其线性区中工作。栅极偏置电路可用于调整电阻。

因此，将输出电压(源极电压、漏极电压、源极-漏极电压或其他输出电压)耦合到栅极。这种手段使得输出电阻(源极-漏极电阻)更少地依赖于源极-漏极电压，从而使得电流-电压特性更加线性。晶体管特性允许通过控制偏置条件精确地调整电阻。

由于晶体管正常工作在其线性区，它提供了针对晶体管饱和导致的过电压和短路状态的隐性电流限制能力。

耦合电路可以包括连接在主FET晶体管的栅极与漏极之间的前馈电容器。栅极偏置电路可以包括：

偏置晶体管，是主晶体管的缩放版本；

电流源，用于驱动已知电流通过偏置晶体管；

反馈环路，控制偏置晶体管的栅极电压，其中偏置晶体管的栅极电压用作栅极偏置电路的输出，栅极偏置电路的输出通过偏置电阻器施加到主晶体管栅极上。

这提供了作为电阻器仿真器电路的主要部分的复制(可以是缩放复制)的栅极偏置电路。通过这种方式，使用反馈机制获得所需的栅极信号，以得到电阻器仿真器电路的期望输出电压(例如共模电压)。

所述电路可以包括与主晶体管的漏极串联连接的串联电阻器，其中耦合电路用于添加包括下述电压中的一个或多个的缩放部分(scaledfraction)的电压：

主晶体管的AC源极电压；

主晶体管的AC漏极电压；

主晶体管的AC源极-漏极电压；

串联电阻器上的AC电压。

在一个示例中，将电阻器上的AC电压和晶体管漏极-源极电压相加以形成要被耦合的电压。

这种串联电阻器使得前馈电容器的尺寸减小。这种前馈电容器例如连接在串联电阻器远离漏极的节点与主晶体管的栅极之间，并且耦合电路用于在串联电阻器的远离漏极的这一侧对AC信号的缩放部分进行耦合。栅极偏置电路可以包括：

偏置晶体管，是主晶体管的缩放版本；

与偏置晶体管的漏极串联连接的串联偏置电阻器；

电流源，用于驱动已知电流通过偏置晶体管；

反馈环路，控制偏置晶体管的栅极电压，其中偏置晶体管的栅极电压用作栅极偏置电路的输出，栅极偏置电路的输出通过偏置电阻器施加到主晶体管栅极上。

可以有多个主晶体管与不同的串联电阻相关联，其中提供开关装置，使得第二主晶体管与电路接通或断开，从而提供对电路阻抗的控制。

主晶体管和偏置晶体管的每个可以包括FET。

本发明还提供了开关电流线路驱动器电路，包括：

本发明的第一电阻器仿真器电路，位于电源电压与线路驱动器电路的第一输出端之间；以及

本发明的第二电阻器仿真器电路，位于电源电压与线路驱动器电路的第二输出端之间。

可以提供电流源，用于从电阻器仿真器电路吸收电流或者向电阻器仿真器电路提供电流；

第一控制开关，位于第一电阻器仿真器电路与电流源之间，第一输出节点位于第一电阻器仿真器电路与第一控制开关之间；以及

第二控制开关，位于第二电阻器仿真器电路与电流源之间，第二输出节点位于第二电阻器仿真器电路与第二控制开关之间；

其中，把通过线路驱动器传输的信号施加到控制开关上。

这种布置定义了具有电阻器的线路驱动器电路，所述线路驱动器电路可以被精确地调整，以获得所需的阻抗匹配。

本发明还提供了仿真电阻器的方法，包括：

向主晶体管提供高阻抗DC栅极偏置，以将晶体管偏置到在其线性区中工作；

将依赖于AC源极-漏极电压的电压耦合到栅极电压，从而提高漏极与源极之间的电流-电压关系相对于漏极-源极电压的线性度；以及

使用主晶体管的漏极-源极电阻作为仿真电阻器。

附图说明

下面参照附图详细描述本发明的示例，其中：

图1示出了现有技术的数字可调电阻器；

图2示出了在线性工作区中的MOSFET；

图3a示出了如何根据本发明提高在线性工作区中的MOSFET导通电阻器的线性度；

图3b示出了对于V_DS＜0提高了线性度的MOSFET导通电阻的表现；

图4是对于所有V_DS电平提高了线性度的MOSFET导通电阻的表现的概述；

图5是本发明的线性化MOS电阻器工作的可视呈现；

图6示出了在本发明的可调和线性化的电阻器拓扑结构中的信号的原理示例；

图7示出了在共模电流流经终端时的共模偏置产生；

图8示出了在具有可缩放输出信号驱动强度的共模电流流经终端时的共模偏置产生；

图9示出了具有可调尺寸的复制终端结构；

图10示出了没有共模电流流经终端时的共模偏置产生；

图11是偏置产生电路的NMOS实现方式；

图12示出了如何通过可选的额外并联支路扩展电阻调整范围，图12(a)示出了完整的并联支路，以及图12(b)示出了具有连接到抽头的独立晶体管的分段电阻器。

具体实施方式

本发明提供了用于基于晶体管的漏极-源极电阻来仿真电阻器的集成电路。所述晶体管被偏置到工作在其线性区，并且将依赖于AC源极-漏极电压的电压添加到栅极电压，从而提高漏极-源极电阻相对于漏极-源极电压的线性度。可以使用对栅极电压的修改来改变传递函数，以使得漏极-源极电阻对于漏极-源极电压的依赖性的一阶部分被实质上去除。

图3a逐步示出了如何通过将MOS晶体管的漏极信号电压的一部分叠加到其栅极上以线性化该MOS晶体管的电阻。等式涉及理想的平方律MOS特性。

图3a示出了对NMOS和PMOS这二者结构的分析。对于等于V_GSO+v_DS/2的V_GS，MOS晶体管的导通电阻几乎是恒定的。

顶部视图30示出了图2中所示的基本晶体管特性。

视图32示出了在初始栅极-源极电压V_GSO上添加一个分量的影响，该分量是漏极-源极电压V_DS的一半。

视图34示出了基于容性耦合的电路如何将漏极-源极电压中的变化的一半耦合到栅极上。电容器C设置在栅极与漏极之间。该电容器器形成容性耦合电路，其中在栅极与漏极以及在栅极与源极之间具有寄生电容。栅极被栅极偏置电压V_GSO偏置到低频(例如dc)参考电平，该栅极偏置电压V_GSO形成高阻抗偏置电路的一部分。大偏置电阻器R_BIAS将参考电压电平耦合到栅极。

栅极具有高电阻偏置，因此R_BIAS以及设置到低频的栅极节点上的所有电容具有截止频率。这意味着信号频谱足够高，以至于对于信号频谱来说，只需要容性地确定栅极信号。

通常通过线路编码和/或调制技术对该信号频谱进行DC平衡(即：无DC)，这意味着没有低于拐点频率的明显信号分量。因此，对于AC信号，电容比率决定了耦合部分(coupling fraction)。在耦合方案中最重要的电容器是晶体管的Cgs和Cdg以及耦合电容器C。实际上，Cdg的作用最大，当利用漏极中的显式串联电阻器形成电阻实部时尤为如此。对于线性区中的理想的平方律MOSFET以及Vds＝0，Cgs＝Cdg，这意味着已经存在1/2的耦合系数。但是，对于实际的MOSFET以及非零的Vds，固有耦合是较低的，因而一些附加信号需要耦合到栅极。这可以利用额外的耦合电容器C实现。

通过利用理想的晶体管模型进行模拟，可以容易地确定使用哪个最优C值来最佳地补偿漏极-源极电压相关性，并获得电阻器的最佳线性度。

利用高阻抗低频栅极偏置，漏极信号可以通过漏极与栅极之间的电容器被部分地耦合到栅极，该电容器与在栅极节点处看到的相对于其他节点电容一起形成容性分压。由于在三极管工作区中的有效漏极-栅极氧化物电容以及栅极-漏极叠加电容，一些在漏极与栅极之间的期望的前馈电容自然出现在实际的MOS晶体管中。

如等式所示，AC电阻变得仅依赖于常量V_GTO(参考超阈值驱动)和V_DSO(参考/DC漏极-源极电压)。

底部视图36示出了可以利用较小的电容器αC替换提供期望的1/2v_DS耦合的电容器C，这可以通过在漏极与电容器端子之间引入电阻器Rx实现。

由于信号电压Vo是MOSFET的漏极-源极电压V_DS的1+Rx/Ron＝1/α倍，因而通过增加与MOS晶体管的漏极串联连接的电阻器，可以利用较小的电容αC实现与栅极的容性耦合。当Ron是常量时，Vo成为V_DS的线性缩放版本(scaled version)，当信号的校正部分耦合到栅极时可以实现这一点。该增加的串联电阻器可以是任何类型的。电阻值Rx的不精确可以通过调整仿真电阻器来补偿，从而使得总电阻达到期望值。

在布置36中，电容器连接到串联电阻器Rx的另一侧，优化因子α是Rds与Rx之间的比值。由于Rx具有扩散性，因此该比值不完全是常量。在示例中，Rx可以贡献总电阻(50欧姆)的大约60％，Rds贡献大约40％。在这种情况中，可以接受由于扩散引起的α的失配。应注意到，即使利用串联电阻器，也可以从串联电阻器Rx与晶体管之间的点开始实现容性耦合。电容器需要略大，但是在这种情况下能更好地确定电容比值。

由于通过这种方式使得由MOS晶体管贡献的电阻部分的线性度变得更好，可以在晶体管的漏极-源极上施加更大的电压部分，以使得可以缩减晶体管的尺寸。此外，从图3a的公式中可以看出，可以利用偏置电平V_GSO和V_DSO调整导通电阻的值。这两个方面都允许仅通过调整偏置电压V_GSO和V_DSO来调节该结构的有效电阻，而不会增加额外的并联支路。

在图3b中，示出了同样的原理也适用于负的V_DS电压，因此Vo处的信号可以比终端电压更高或更低。该图中的电路与图3a中的相同。

图4合并了图3a和图3b中获得的结果，以提供适用于正和负漏极-源极电压的理想表达式。下面将引用所示的结构以作为本发明的可调电阻器拓扑或可调线性化电阻器拓扑。

在图3和图4中，用电阻器R_BIAS偏置MOS晶体管的栅极节点，该电阻器在连接到参考(DC)栅极电压V_GSO的另一侧。该偏置电阻器向栅极提供了正确的DC电平，但是在该信号的频谱中应该具有足够高的阻抗，以确保到该栅极节点的良好的部分信号耦合。该偏置电阻器和在栅极节点处看到的总电容导致部分信号耦合中的高通特性。

在这些原理性方案中，R_BIAS的值优选地趋向于“无穷”。后者并不是实际需要的，因为只要该高通滤波器的拐点频率保持得足够低，它就不构成限制因素。

图5示出了漏极信号部分耦合到栅极的恒定导通电阻器后面的机制。

栅极-源极电压V_GS在垂直轴上，漏极-源极电压V_DS在水平轴上，灰色区域的面积是电流测量值。对每个增加Vds的单元步骤，增加相同的面积。这是公式Id＝K(V_GS-V_DS/2)*Vds的图形表示。应注意到，在没有到栅极的部分耦合的情况下，对于理想的MOS特性，由于电流被钳制在V_DS＝V_GS-V_T，即V_DS＝V_GT处，所以导通电阻将随V_DS的绝对值增加而变得越来越大。

应注意到，理想化的MOS晶体管特性仅用于解释所述原理，但不是本发明必需的。

实际的MOSFET特性不是真正的二次曲线；仅仅是在有限区间上的一级近似(first approximation)。但是，可以通过模拟真实的晶体管特性来优化耦合到栅极的信号量。相比于漏极信号没有部分耦合到栅极的结构来说，这会显著提高电阻的线性度。

一些实际的MOS晶体管的非理想特性实际上有助于改善性能。例如，饱和工作时的有限输出阻抗意味着不会有阻抗突然变得非常大的硬交叉点(cross-over point)。通过优化实际电路设计中的组件尺寸，可以容易地应对其他效应，例如反偏置调制。

根据本发明的电阻器结构具有额外的优势，即电阻对于任何电压不会保持恒定。对于大电压V_DS，当MOS晶体管饱和时，它通过一级近似表现为电流源，从而限制了最大电流。这提供了隐含的电流限制特性。这例如可以用作短路保护，从而不需要过大尺寸的组件，也不需要传输远超过正常工作条件的电流。

图6针对正弦信号和比特流信号，示出了可调电阻器拓扑中MOS晶体管的漏极和栅极处的信号示例。

如图所示，栅极电压(栅极-源极电压)包括由高频波动v_DS/2调制的参考电平V_GSO，漏极电压(漏极-源极电压)包括由高频波动v_DS调制的参考电平V_DSO。

下面描述如何将本发明的可调电阻器拓扑应用到电路中，以及如何产生合适偏置以实现期望电阻。

使用本发明电路的一个示例是线路驱动电路，用于驱动串联信号沿传输线路传输，以实现不同电子设备之间的通信。在电流吸收(currentsinking)开关电流驱动器中，电流源通过负载从终端电压吸收电流。由输入串行数据流驱动的开关装置控制负载之间的电流分布。在电流提供(current sourcing)开关电流驱动器中，电流源通过负载向终端电压提供电流。在电流源与负载之间的开关装置由输入串行流驱动，并控制负载之间的电流分布。

尽管在线路终端的情况中，可调电阻器拓扑可以连接到任何终端电压，但是对相对于电源较高的终端电压(典型地是电流吸收装置的情况)使用基于PMOS的版本，而对相对于电源较低的终端电压(典型地是电流提供装置的情况)使用基于NMOS的版本是明显有利的。端接到等于或接近于电源轨的电压，以最大化调整范围并最小化寄生效应通常也很有吸引力。对于基于PMOS的版本来说，电压典型地是vdd，对于基于NMOS的版本来说，电压典型地是vss。

在下面的示例中，拓扑被示为连接到电源，在大多数情况下拓扑是针对vdd的基于PMOS的版本，在一些情况下拓扑是针对vss的基于NMOS的版本。这是为了便于示例的理解。但是，这不会限制本发明的范围，这些示例也可以改变为端接到任何其他终端电压。

进一步，在任何使用基于PMOS的可调电阻器拓扑版本的示例中，也可以提供利用使用基于NMOS的版本的互补电路的类似示例。

图7示出了可调电阻器拓扑的栅极电压的偏置方法，用于在共模DC电流流经电阻器的情况下得到期望的电阻。

该电路是电流吸收开关线路驱动器。根据施加到输入晶体管对76，78的栅极上的信号，电流源70吸收通过电阻器电路72和74中的一个或另一个的驱动电流Idrive。电阻器电路用作终端电路。输出负载(在本示例中，包括所示的近端终端，但是传输线和远端终端负载未示出)连接在输出节点dp与dn之间，以便汲取通过负载的电流。例如，随着晶体管76导通，将沿着在dn与dp之间的传输线通过电阻器电路74以及通过晶体管76汲取电流。

远端终端电阻典型地等于近端终端电阻，因此AC电流会大体以50/50的方式被划分。在许多系统中，传输路径包括AC耦合(DC阻塞)，从而所有的DC电流都流经近端终端。在没有AC耦合的情况下，DC电流分布也取决于远端终端电压。

共模电压源80产生共模电压。电路82用作可调电阻器终端的复制结构，并且通过参考电流源从电路82汲取电流。该参考电流被镜像到两个两个电阻器电路72，74中，并且被缩放以使得电流源70汲取N倍于参考电流的电流。这是通过对晶体管尺寸进行适当的缩放实现的。终端电阻器电路需要精确的电阻绝对值以用于阻抗匹配。

因此，通过可调电阻器拓扑的复制结构实现通过电阻器电路72，74的共模电流的缩放版本，所述可调电阻器拓扑的复制结构类似地在尺寸上进行缩放，以使得复制结构(即在Vdd与电阻器NRx/2的底部之间)的阻抗是电阻器电路阻抗的缩放版本。图7中的缩放因子是N。

反馈环路包括为复制结构82产生栅极偏置V_GCM的放大器84，该反馈环路使得复制结构上的电压等于所提供的参考电压Vcm。栅极偏置是模拟控制电压85，其设置仿真电阻器电路的工作点并因而确定仿真电阻。这意味着复制结构的有效电阻变为R_replica＝Vcm/Iref，并且终端的电阻变为Rt＝Vcm/Idrive＝(2*Vcm)/(N*Iref)。

如果可以使比值Vcm/Iref精确，则终端阻抗也会变得精确。应注意到，Vcm/Iref具有电阻的性质，并且例如可以从另一无带宽限制的数字集成的校准电阻器Rref得到，该校准电阻器Rref可根据图1来实现。例如，可以通过将带隙电压施加到Rref上来产生电流Iref，并可以产生电压Vcm以作为带隙电压的缩放拷贝。

应注意到，这种偏置结构允许精确地控制由复制偏置(在复制结构上施加的电压Vcm)引起的输出电压电平，该输出电压电平对应于终端上的大约Vcm的共模电平。与独立生成的电流Iref与一些参考阻抗Rref的合成不精确度相比，这种控制方法实现了更好的电压精度。该方法具有的优点是，更好地约束了信号电压窗口，从而允许更好的优化设计。理论上，这带来的影响是得到的阻抗变得不太精确。但是，本发明的可调电阻器拓扑提供足够的精度，因为Iref和Vcm可以相互关联，从而这种影响在实际中不会成为限制因素。

在改变Iref与Idrive之间的比值(表示为N)以调节输出驱动器的驱动强度的情况下，复制结构的尺寸也需要进行改变，以确保正确的工作。这在图8中示出，其中可变因子n用于表示由于电流驱动强度的缩放而导致的经过终端的电流的缩放比例。

图8对应于图7，唯一的区别是不是对复制结构的参考电流进行缩放，而是对复制结构的阻抗进行缩放。这是通过对晶体管宽度进行缩放(1/n)和串联电阻器的值进行缩放(n)来实现的。这示意性地表示了对复制电路82的阻抗进行比例缩放的能力。

图9示出了复制电路82的可能实施例，其允许如图8中示意性示出的那样进行复制尺寸的缩放。在复制电路82的该特定实施例中，通过N个并联的单元段以线性方式进行部分调整，通过二倍缩放段以二倍方式进行部分调整。

该电路包括一系列并联支路，每个支路具有晶体管和电阻器。第一N个支路具有相同尺寸的晶体管(W/L)和相同的电阻器值NRx。其余支路具有二倍递减的W/L比值(W/2L，W/4L等)和二倍递增的电阻器值(2NRx，4NRx等)。每个晶体管被独立地控制，从而不同的支路可以切入或切出电路。控制字“replica_size”控制所有的支路。

如果终端也实现为N个等效的并联段，则数字N允许容易地针对几个驱动强度进行缩放。复制电路82的二倍分数部分允许进行微调，从而以足够的精度覆盖所有的驱动强度。

如果没有DC电流流经终端，则前述的偏置方法不再可行，这是因为这意味着共模电压Vcm为零，进而使得阻抗控制反馈环路出现故障。这种情况例如适用于AC耦合链路的接收机输入终端，其中串联连接的解耦电容器设置在发射机与接收机之间以阻塞DC信号。可以通过终端提供附加的已知电流，这允许施加与先前所述相同的偏置。但是，这会典型地以明显的功耗为代价，因为阻抗水平通常较低，经常为50欧姆，并且电压移位需要足够大以确保精度和反馈环路的正确工作。

参照图10描述了控制电阻的一种可选方法。

图10对应于图7，但是省略了电流源70和控制开关76、78。复制电路被示为具有宽度-长度比为kW/L的晶体管，而电阻器电路晶体管的宽度-长度比为NW/L。

图7和图8示出了驱动器侧结构，其中设备70、76、78表示电流开关驱动器。图10示出了接收机侧结构，因而未显示与驱动器相关的部件。该接收机侧通常没有DC电流经过终端。

对于选定的复制尺寸来说，当Vcm减小时，在dp和dn处看到的阻抗减小(图10中，vdd＝vterm，因而减小Vcm会增大在节点vcm_ref处的电压)，针对增大的Vcm，该阻抗增大(在图10中，增大Vcm会减小在节点vcm_ref处的电压)。此外，对于固定的Vcm参考电压来说，针对减小的复制尺寸，在dp和dn处看到的阻抗减小，针对增大的复制尺寸，该阻抗增大。应注意到，增大复制“尺寸”的含义是增大该复制结构的阻抗的尺寸。

这意味着通过独立控制Vcm和复制尺寸，可以改变该结构的电阻。这允许确定Vcm与k之间的关系，在dp和dn处的阻抗针对该k具有期望值。

由于终端电路本身的共模漏极-源极电压为零，优选地选择合理的低Vcm来获得最佳精度。应注意到，对于这种情况，Vcm有意地与节点dp和dn的实际共模电压不对应。

这种复制结构可以形成为使得其有效尺寸可控，例如采用如图9所示的数字逻辑控制信号进行控制。类似地，可以例如利用具有固定参考电压的电阻性阶梯(resistive ladder)来实现Vcm的可调值，并且从选定的阶梯抽头获得共模电压Vcm。

对于任何所示出的差分终端结构及差分信号，经过R_BIAS电阻器的电流相互抵消，从而不会影响反馈控制环路。

图11示出了使用NMOS晶体管的互补结构，包括两个采用了可调电阻器拓扑和复制偏置结构的终端。该电路按照与图7，8和10的电路相同的原理来工作，并且仅被提供用于示出适用于连接到vss的电流吸收开关电流源线路驱动器或接收机侧终端的NMOS实施例。

如图4所示的可调电阻器拓扑可实现的电阻调整范围受到对Rx的选择的影响，并进一步受到MOS晶体管的三极管电压范围限制的约束。应注意到，通过增大作为总电阻的一部分的Rx扩展了线性化的信号电压范围，同时减小了可实现的阻抗调整范围，或者反过来，通过减小作为总电阻的一部分的Rx缩小了线性化的信号电压范围，同时增大了可实现的阻抗调整范围。对这两个方面的平衡优选地具有下述效果：

a)相当大的阻抗调整范围，覆盖Rx的电阻扩散并且能够精确地调整到期望的固定总阻抗，例如50欧姆。

b)对于应用中的信号的足够大的线性化电压窗口，所述信号例如例如是在高速串行接口中的低电压信号。

此外，还可能期望能够调整多个不同的已知固定阻抗。如果通过基础拓扑所能提供的调整范围不能实现所有的要求，还可以通过如图12所示的可选额外支路来扩展所述结构。

图12a示出了这样的电路，其中将多个类似的、可能被缩放的支路以并联方式放置在每个仿真电阻器电路中。

第一支路120a覆盖最高的阻抗范围，第二支路120b覆盖较低的范围，并联支路的总电阻减小。只要两个范围相交叠，就可以扩展总的可调范围。应注意到，也可以利用第三支路等来继续扩展。

选择控制线路确定仿真电阻器电路包括单个支路120a并且对应于上面的示例，还是两个支路(本示例中)以并联方式连接在一起。可选地，(未示出)可以将两个支路实现为可以被独立地选择，以使得可以选择第一支路、第二支路或二者的并联。该方法也可以扩展到多于2个支路。

图12b示出了通过将额外的串联电阻器Rx分为多个部分来增加调整范围的可选方法，还示出了多个晶体管，它们的漏极连接到这些电阻器抽头。

一个晶体管122a连接到两个串联的电阻器124a、124b，并且电路按照与前面的电路(两个电阻器124、124b之和等于Rx)同样的方式工作。当选择信号为高电平时，仅包括电阻器124b的第二支路被激活。这有效地旁路掉电阻器124a，从而使第一路径失效。

所有被使能晶体管被耦合到栅极控制节点V_GCM，而对于被禁用的晶体管来说，通过选择线降低它们的V_GS。通过选择使能哪一个(或哪几个)晶体管，可以改变总电阻中的Rx部分。

由于在信号与终端电压之间存在MOS晶体管，可以通过使MOS晶体管的V_GS降低来使得结构具有高阻抗，这种方法将相同的MOS晶体管用作可以断开的开关。

以上描述涉及差分结构，但是假设电阻器上的信号被DC平衡，并且在控制栅极节点处的高通滤波的交叉频率(由高电阻偏置引起)相比于信号频谱来说足够低，也可以应用单端信号。

在以上述描述中，可调电阻器拓扑将MOS晶体管用作调整器件。通过MOS晶体管在控制电压Vgs、漏极-源极电压Vds、漏极电流Id以及它们的关系之间的非线性器件特性，实现了到栅极的部分信号耦合的益处。但是，也可以替换使用任何其他类型的晶体管，只要其具有控制栅极来影响(线性或非线性的)输出I-V特性。也可以对耦合因子、和/或耦合滤波器、和/或耦合函数进行优化，以去除或减少可调电阻器结构的总的非线性度。

本发明申请主要关注的领域是在高速接口中的线路终端。但是，本发明不限制于终端电阻器的应用，也可以用于需要可调电阻器的任何应用。

虽然可调性是以上的一些拓扑提供的明显益处，但这种调整不是在所有应用中必需的。拓扑也可以有利地用于仅对非线性设备例如MOS晶体管的输出特性进行线性化。

在上述示例中，晶体管源极连接到作为参考电平(例如电源)的终端电压。在这种情况下，AC漏极电压的缩放部分被叠加到栅极-源极电压上以提高线性度，因为在这种情况下AC漏极电压等效于AC漏极-源极电压。也可以采用其他的电路连接，其中源极不再处于固定电压下，并且实际上相对于固定电压的源极电压可以成为要耦合到栅极的反馈电压。

本发明主要关注于利用晶体管来仿真电阻器，但是本发明也可用于可用作受控电阻器的其他设备，以及用于具有控制端的其他设备，这种控制端影响另两个端子之间的电阻。

本领域技术人员应该了解本发明的多种其他修改。

Claims (11)

1.一种用于仿真电阻器的集成电路，包括：

主电路元件，具有控制端以及输入端和输出端，输入端与输出端之间的电阻提供仿真电阻器；该输入端与输出端之间的电阻响应于控制端的电压而工作，其中主电路元件包括主晶体管，主晶体管具有源极和漏极作为输入端和输出端，以及具有栅极作为控制端；

耦合电路，用于将依赖于所述主电路元件的输入端与输出端之间的电压的电压耦合到所述主电路元件的控制端上施加的电压，从而提高所述主电路元件的输入端与输出端之间的电流-电压关系相对于所述主电路元件的输入端与输出端之间的电压的线性度；

高阻抗DC栅极偏置电路，用于将主晶体管偏置到在所述主晶体管的线性区中工作；

与主晶体管的漏极串联连接的串联电阻器，耦合电路包括前馈电容器，前馈电容器连接在串联电阻器的与主晶体管的漏极远离的节点与主晶体管的栅极之间，或者连接在主晶体管的漏极与栅极之间，或者是这两种连接方式的组合；耦合电路用于添加包括下述电压中的一个或多个电压的缩放部分的电压：

主晶体管的AC源极电压；

主晶体管的AC漏极电压；

主晶体管的AC源极-漏极电压；

串联电阻器上的AC电压。

2.根据权利要求1所述的集成电路，其中耦合电路用于将AC源极-漏极电压的缩放部分添加到栅极电压。

3.根据权利要求1所述的集成电路，其中耦合电路包括连接在所述主晶体管的栅极与漏极之间的前馈电容器。

4.根据权利要求1所述的集成电路，其中栅极偏置电路包括：

偏置晶体管，是主晶体管的缩放版本；

电流源，用于驱动已知电流通过偏置晶体管；

反馈环路，控制偏置晶体管的栅极电压，其中偏置晶体管的栅极电压用作栅极偏置电路的输出，栅极偏置电路的输出通过偏置电阻器施加到主晶体管栅极上。

5.根据权利要求1所述的集成电路，其中栅极偏置电路包括：

偏置晶体管，是主晶体管的缩放版本；

与偏置晶体管的漏极串联连接的串联偏置电阻器，串联偏置电阻器是串联电阻器的缩放版本；

电流源，用于驱动已知电流通过偏置晶体管；

反馈环路，控制偏置晶体管的栅极电压，其中偏置晶体管的栅极电压用作栅极偏置电路的输出，栅极偏置电路的输出通过偏置电阻器施加到主晶体管栅极。

6.根据权利要求5所述的集成电路，其中反馈环路包括放大器，放大器接收共模参考电压输入以及串联偏置电阻器的与偏置晶体管的漏极远离的节点处的电压作为输入，并产生偏置晶体管的栅极电压作为输出。

7.根据权利要求1所述的集成电路，其中主晶体管包括第一主晶体管，所述集成电路还包括第二主晶体管，第一主晶体管和第二主晶体管与不同的串联电阻相关联，其中提供开关装置，使得第一主晶体管和第二主晶体管能够切入或切出所述集成电路，从而控制所述集成电路的阻抗。

8.根据权利要求1所述的集成电路，其中主晶体管包括FET。

9.一种开关电流线路驱动器电路，包括：

第一电阻器仿真器电路，位于电源电压与线路驱动器电路的第一输出端之间；以及

第二电阻器仿真器电路，位于电源电压与线路驱动电路器的第二输出端之间；

其中所述第一电阻器仿真器电路与所述第二电阻器仿真器电路为根据权利要求1所述的仿真电阻器的集成电路。

10.根据权利要求9所述的开关电流线路驱动器电路，进一步包括：

电流源，用于从电阻器仿真电路吸收电流或者向电阻器仿真器电路提供电流；

第一控制开关，位于第一电阻器仿真器电路与电流源之间，第一输出节点位于第一电阻器仿真器电路与第一控制开关之间；以及

第二控制开关，位于第二电阻器仿真器电路与电流源之间，第二输出节点位于第二电阻器仿真器电路与第二控制开关之间；

其中，把要由线路驱动器传输的信号施加到控制开关上。

11.一种仿真电阻器的方法，包括：

向主晶体管提供高阻抗DC栅极偏置，其中主晶体管具有源极和漏极作为输入端和输出端，以及具有栅极作为控制端，

提供与主晶体管的漏极串联连接的串联电阻器，耦合电路包括前馈电容器，前馈电容器连接在串联电阻器的与主晶体管的漏极远离的节点与主晶体管的栅极之间，或者连接在主晶体管的漏极与栅极之间，或者是这两种连接方式的组合；

利用耦合电路添加包括下述电压中的一个或多个电压的缩放部分的电压到栅极电压，从而提高漏极与源极之间的电流-电压关系相对于漏极-源极电压的线性度：

主晶体管的AC源极电压；

主晶体管的AC漏极电压；

主晶体管的AC源极-漏极电压；

串联电阻器上的AC电压；

以及

将主晶体管偏置到在所述主晶体管的线性区中工作，使用主晶体管的漏极-源极电阻作为仿真电阻器；其中该漏极-源极电阻响应于栅极电压而工作。