CN102467151A - 波形输出方法及装置 - Google Patents

Abstract

本发明提供一种波形输出方法及装置，其中，该方法包括：接收输入的包括操作模式和运行参数的配置信息，其中，操作状态为AFG模式或者AWG模式，运行参数包括：频率或者采样率、以及波表长度；根据预定规则对配置信息进行合法性验证；在验证结果为合法时，根据配置信息设置时钟信息和PLL；如果操作模式为AFG模式，则根据设置的时钟信息和PLL、以及运行参数从内部存储器中输出波形文件；如果操作模式为AWG模式，根据设置的时钟信息和PLL控制外部波表的输出频率、并根据外部波表的输出频率和运行参数从外部存储器中输出波形文件。通过本发明，可以结合AFG模式和AWG模式的优点，满足用户的使用。

Description

波形输出方法及装置

技术领域

本发明涉及数字信号处理领域，具体地，涉及一种波形输出方法及装置。

背景技术

信号发生器从实现原理上可以分为模拟式函数发生器和数字式信号发生器。由于模拟式函数发生器采用纯模拟电路构成，因此容易受到外界环境的影响，导致输出的波形质量、频率和幅度精度都较差，信噪比低。而数字式信号发生器，可以避免模拟信号源的种种弊端，有着良好的频率和幅度精度，较好的信噪比。数字式信号发生器从实现原理上可分为两大类：基于直接数字频率合成(Direct Digital Synthesizer，DDS)技术的架构，简称为AFG(任意函数发生器)、基于真正可变采样时钟的架构，简称为AWG(任意波形发生器)。以下详细描述这两种架构：

(一)AFG

目前大多数的任意波形/函数发生器都是DDS信号源。图1A是在FPGA(Field-Programmable Gate Array，现场可编程门阵列)内部实现DDS技术的原理框图，如图1A所示，DDS信号源保持采样率不变，通过下发不同形状的波表到波形存储器中来实现波形形状的任意修改，通过修改频率控制字(相位增量)来修改从波表中取点的步进，以达到修改频率的目的。由于无需调整时钟频率，其时钟电路相对比较简单，而其频率的控制仅仅通过修改频率控制字就可实现各种频率，因此DDS信号源控制容易，频率切换时过渡自然，不会出现畸变。

基于DDS的信号源是通过在相同时间内减少或增加输出点数，来提高或降低频率，虽然波形存储器中存放的波表总长度一定，但是利用频率控制字从波表中取点时，会跳过或者重复一些点，从输出端看，实际是改变了波表长度。DDS信号源可以进行快速的频率切换，相噪指标比较好，适合输出干净规则的波形，多通道可以方便的输出不同频率。同样由于DDS信号源采用的是跳点输出策略，不可避免的会存在如下问题：当用户的频率设置的固定采样时钟不足以逐点输出用户下发的波形时，很有可能会跳过用户关心的特征点，导致波形和预期的波形不一致，这在频率较高时尤其明显。如采样速率为1GS/s，波表总长度为100个点，逐点输出100个点，需要的时间是100ns，也就是输出频率为10MHz，当用户需要输出频率为20MHz时，要求输出100个点的时间压缩到50ns，这必然要求提高采样速率，但是DDS源的采样速率不可变，从而只能每隔一个样点读取一个样点，这样总时间就降为50ns，即输出频率为20MHz，此时被跳过的点如果是特征点则不会被输出。

(二)AWG

不同于上述的AFG，AWG是基于可变采样时钟的结构，图1B为AWG的原理框图，AWG频率修改依赖于一个可变的主时钟，通过修改该采样时钟，来提高或降低速度，以保证波表中的每个点均能输出。AWG在不同频率上都可以输出复杂的波形，波形中的任何畸变点都不会遗漏。这是因为AWG通过修改时钟，来保证波形存储器中的每个点都能输出。AWG的这个特点使得它在输出复杂波形时能够完全不失真的输出，这非常适合于应用在要求低抖动和非常窄的瞬变的场合。但当用户的频率设置要求采样时钟超过最大值时，只能通过修改波表来提高频率。例如，将原来100个点构成的正弦波，换成一个50个点构成的正弦波，这需要用户手动修改，因为AWG不支持自动跳点输出。同时，由于AWG结构在所有通道中都依赖于同一个可变的主时钟，所以当在多个通道中生成不同频率时，必须为每个通道配置一个不同长度的波表。

综上所述，AFG与AWG均有其优缺点，如何将两者的优点结合生成一种兼具上述两种结构优点的数字式信号发生器，是目前亟待需要解决的问题。

发明内容

本发明实施例的主要目的在于提供一种波形输出方法及装置，以解决现有技术中的如何结合AFG与AWG优点的问题。

为了实现上述目的，本发明实施例提供一种波形输出方法，该方法包括：接收输入的包括操作模式和运行参数的配置信息，其中，操作状态为AFG模式或者AWG模式，所述的运行参数包括：频率或者采样率、以及波表长度；根据预定规则对所述的配置信息进行合法性验证；在验证结果为合法时，根据所述的配置信息设置时钟信息和PLL(PhaseLocked Loop，锁相回路或锁相环)；如果所述的操作模式为AFG模式，则根据设置的时钟信息和PLL、以及运行参数从内部存储器中输出波形文件；如果所述的操作模式为AWG模式，根据设置的时钟信息和PLL控制外部波表的输出频率、并根据所述外部波表的输出频率和运行参数从外部存储器中输出波形文件。

根据预定规则对所述的配置信息进行合法性验证之后，所述的方法还包括：如果验证结果为非法，则根据所述的预定规则重新设置所述的配置信息，以使重新设置后的配置信息合法。

具体地，根据预定规则对所述的配置信息进行合法性验证包括：对所述的操作模式进行合法性验证，包括：根据所述的波表长度判断所述的操作模式是否合法，如果所述的波表长度大于预定值，则所述的操作模式为AFG模式时为非法；对所述的频率进行合法性验证，包括：如果所述的操作模式为AFG模式，则判断所述的频率是否在频率预定范围内，如果所述的频率在所述频率预定范围内，则所述的频率合法；对所述的采样率进行合法性验证，包括：如果所述的操作模式为AWG模式，则判断所述的采样率是否在采样率预定范围内，如果所述的采样率在所述采样率预定范围内，则所述的采样率合法；对所述的波表长度进行合法性验证，包括：判断所述的波表长度是否为预定值的倍数，如果是，则表示所述的波表长度合法。

本发明实施例还提供一种波形输出装置，所述装置包括：配置信息接收单元，用于接收输入的包括操作模式和运行参数的配置信息，其中，所述的操作状态为AFG模式或者AWG模式，所述的运行参数包括：频率或者采样率、以及波表长度；配置信息验证单元，用于根据预定规则对所述的配置信息进行合法性验证；时钟信息设置单元，用于在验证结果为合法时，根据所述的配置信息设置时钟信息和PLL；波形输出单元，用于在所述的操作模式为AFG模式时，根据设置的时钟信息和PLL、以及运行参数从内部存储器中输出波形文件；以及用于在所述的操作模式为AWG模式时，根据设置的时钟信息和PLL控制外部波表的输出频率、并根据所述外部波表的输出频率和运行参数从外部存储器中输出波形文件。

所述的装置还包括：配置信息重设单元，用于在所述配置信息验证单元的验证结果为非法时，根据所述的预定规则重新设置所述的配置信息，以使重新设置后的配置信息合法。

具体地，所述的配置信息验证单元包括：操作模式验证模块，用于对所述的操作模式进行合法性验证，包括：根据所述的波表长度判断所述的操作模式是否合法，如果所述的波表长度大于预定值，则所述的操作模式为AFG模式时为非法；频率验证模块，用于对所述的频率进行合法性验证，包括：如果所述的操作模式为AFG模式，则判断频率值是否在频率预定范围内，如果所述的频率在所述频率预定范围内，则所述的频率合法；采样率验证模块，用于对所述的采样率进行合法性验证，包括：如果所述的操作模式为AWG模式，则判断所述的采样率是否在采样率预定范围内，如果所述的采样率在所述采样率预定范围内，则所述的采样率合法；波表长度验证模块，用于对所述的波表长度进行合法性验证，包括：判断所述的波表长度是否为预定值的倍数，如果是，则表示所述的波表长度合法。

借助于上述技术方案至少之一，通过选择操作模式以及设置的时钟信息，可以实现以AFG模式输出波形或者以AWG模式输出波形，从而结合了AFG模式和AWG模式的优点，满足了用户的使用。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1A是现有技术中的FPGA内部实现DDS技术的原理框图；

图1B是现有技术中的AWG的原理框图；

图2A是根据本发明实施例的波形输出装置的结构框图；

图2B是根据本发明实施例的波形输出装置的另一结构框图；

图3是根据本发明实施例的配置信息验证单元2的详细结构框图；

图4是根据本发明实施例的波形输出装置的详细结构框图；

图5和图6是根据本发明实施例的GUI模块参数界面示意图；

图7是根据本发明实施例的配置参数的验证流程图；

图8是根据本发明实施例的GUI模块参数界面示意图；

图9是根据本发明实施例的频率验证流程图；

图10是根据本发明实施例的在AFG模式时FPGA 43中各模块之间的工作流程结构示意图；

图11是根据本发明实施例的在AWG模式时FPGA 43中各模块之间的工作流程结构示意图；

图12是根据本发明实施例的波形输出方法的流程图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

由以上描述可知，现有技术中的AFG和AWG各有优缺点：AFG的优点是修改频率方便，频率过渡快，相噪指标好，可以在多个通道上简便的一次提供多个频率，相对比较经济，适合输出干净规则的信号波形；AFG的缺点是抖动比较大，对非常窄的瞬变波形的输出能力差，不能保证输出用户波形的每个特征点；AWG的优点是可以在允许范围内的各个频率上均输出相同的复杂波形，绝对不会丢失用户波形的特征点，且抖动小，可以保证准确的复现瞬变、边沿上升时间和噪声效应；AWG的缺点是频率切换时不如AFG快捷，相噪指标一般低于AFG，在多个通道输出不同频率时比较麻烦，且价格较高。基于此，作为折中的选择，本发明实施例提供了一种波形输出方法及装置，即，在基于DDS的AFG基础上，通过设置时钟信息来实现AWG功能，以同时满足AFG和AWG的应用。以下结合附图对本发明进行详细说明。

实施例一

本发明实施例提供一种波形输出装置，图2A是该装置的结构框图，如图2A所示，该装置包括：

配置信息接收单元1，用于接收输入的包括操作模式和运行参数的配置信息，其中，操作状态为AFG模式或者AWG模式，运行参数包括：频率或者采样率、以及波表长度，具体地，在操作状态为AFG模式时，运行参数包括频率和波表长度，在操作状态为AWG模式时，运行参数包括采样率和波表长度；

配置信息验证单元2，用于根据预定规则对配置信息进行合法性验证；这里的预定规则具体是对配置信息的限制，可以由系统设置或者用户预先设置，具体地，预定规则可以包括：频率预定范围、采样率预定范围、以及对波表长度的规定等；

时钟信息设置单元3，用于在验证结果为合法时，根据配置信息设置时钟信息和PLL，PLL利用外部输入的参考信号控制环路内部振荡信号的频率和相位，能将一个较低的参考频率锁相成一个较高的频率，如本实施案例中，配置PLL的输入参考信号为10MHz，则PLL的输出频率高达1GHz；

波形输出单元4，用于在操作模式为AFG模式时，根据设置的时钟信息和PLL、以及运行参数从内部存储器中输出波形文件；以及用于在操作模式为AWG模式时，根据设置的时钟信息和PLL控制外部波表的输出频率、并根据外部波表的输出频率和运行参数从外部存储器中输出波形文件。

由以上描述可以看出，通过时钟信息设置单元设置时钟信息和PLL，使得波形输出单元可以以AFG模式或者AWG模式输出波形，克服了现有技术的信号发生器仅能以AFG模式或者AWG模式输出波形，本发明实施例的装置兼容了AFG模式或者AWG模式的优点。

具体地，如图2B所示，上述装置还包括配置信息重设单元5，用于在配置信息验证单元的验证结果为非法时，根据上述预定规则重新设置配置信息，以使重新设置后的配置信息合法。

图3是配置信息验证单元2的详细结构框图，如图3所示，该配置信息验证单元2包括：

操作模式验证模块21，用于对操作模式进行合法性验证，包括：根据波表长度判断操作模式是否合法，如果波表长度大于预定值，则操作模式为AWG模式时合法，操作模式为AFG模式时为非法；

频率验证模块22，用于对频率进行合法性验证，包括：如果操作模式为AFG模式，则判断频率值是否在频率预定范围内，如果频率在频率预定范围内，则频率合法；

采样率验证模块23，用于对采样率进行合法性验证，包括：如果操作模式为AWG模式，则判断采样率是否在采样率预定范围内，如果采样率在采样率预定范围内，则采样率合法；

波表长度验证模块24，用于对波表长度进行合法性验证，包括：判断波表长度是否为预定值的倍数，如果是，则表示波表长度合法。

为了进一步理解本发明实施例，以下结合图4所示的结构详细描述本发明实施例，图4示出了根据本发明实施例的基于DDS的结合了AFG和AWG功能的波形输出装置，如图4所示，该波形输出装置4主要包括DSP 42和FPGA 43，用户通过输出接口41或者远程命令设置配置参数，例如，操作模式、频率、波形等，这些配置参数发送给DSP后会被记录下来，然后DSP验证配置参数合法后、将配置参数下发给FPGA，控制FPGA的工作状态，并通过FPGA控制各种外设44的工作状态，以便得到正确的波形输出。以下详细描述DSP 42和FPGA 43。

DSP 42软件模块主要分为三大块：远程命令处理和状态机模块(SSM)421、用户图形接口(GUI)模块422、功能模块(Function)423。远程命令处理接收各种远程命令，如用户通过USB下发的大波表，并将接收的远程命令发送给状态机，状态机负责记录远程命令中的配置参数，如各种操作状态、运行过程中的参数等，并根据配置参数控制GUI模块及Function模块；GUI模块作为与用户进行交互的界面，用户设置的各种参数均能在GUI模块反应出来；Function模块主要负责对用户输入的配置参数进行验证以及对FPGA的接口，基本上用户的所有配置，均通过Function模块下发给FPGA。

现有技术中的AFG的参数设置一般包括频率/周期、幅度/高电平、偏移/低电平、起始相位等，用户可以通过选择对应的菜单，来设置菜单所对应的参数。图5和图6是根据本发明实施例的GUI模块的参数界面示意图，如图5和6所示，显示界面上增加了一个“模式(Mode)”参数，用户可以通过切换模式来决定当前工作于何种操作模式，AFG模式或者AWG模式，可以将“模式(Mode)”参数的取值命名为“普通(Normal)和播放(Play)”，其中，“普通”表示以AFG的方式输出波形，“播放”表示以AWG的方式逐点输出波形。处于“普通”模式时，用户可以像操作任何其它普通AFG一样，设置频率和周期。而处于“播放”模式时，用户可设的参数不再是“频率”，而是换成了“采样率”。

Function模块对用户输入的参数进行合法性验证是必要的，因为用户并不总是输入合法的参数，这样可以保证参数配置时，总能以正确的参数配置FPGA和外设，使FPGA和外设工作在正常的状态下。参数合法性的工作主要由SSM调用Function模块提供的验证函数完成。图7示出了Function模块进行验证参数的流程，如图7所示，该流程包括：

步骤701，用户设置配置参数并输入；

步骤702，SMM接收配置参数，该配置参数包括：参数模式、频率(或者采样率)和波表长度验证；

步骤703，FUNCTION验证配置参数，具体的验证包括：Arb模式验证(即，上述的参数模式验证)、频率验证、采样率验证、波表长度验证；如果配置参数不合法，则根据预定规则修改不合法的参数；

步骤704，将通过验证的参数配置到FPGA或者外设。

以下详细描述Function模块验证参数的各个过程。

(1)Arb模式验证(即，上述的参数模式验证)：

虽然Arb的两种模式是通过菜单切换的，可选项只有两个(普通和播放)，用户无法设置成其它模式，也仍然需要对模式切换的行为进行验证。这是因为，当波表长度大于预定值，例如，该预定值为16Mpts时，是不允许以普通模式进行输出的，只能处于播放模式。所以当用户在切换模式时，需要受到当前波表长度的限制，如果用户配置的波表长度小于等于16Mpts，则可以允许用户随意进行普通或者播放模式的切换，当大于16Mpts时，限定用户切换Arb模式的行为无效，并且使模式菜单变灰，且处于播放模式下，起始相位参数无效，对应菜单也变灰，同时替换原来“频率/周期”菜单所处的位置为“采样率”，具体可参见图8所示的界面。

(2)频率验证：

当处于普通AFG模式时，用户可以输入频率或者周期，当用户输入频率时，需要保证输入的频率在预定范围内，例如，频率不小于1uHz、并且不大于50MHz。当用户输入周期时，需要保证输入的周期不小于20ns，并且不大于1Ms。如果输入的频率值超过最大值或者低于最小值，则将预定范围的最大值设置为当前参数，如果频率值小于最小值，则将预定范围的最小值设置为当前参数。图9是频率验证的流程图，如图9所示，该流程包括：

步骤901，判断频率输入值是否大于预定范围内的最大值，如果是，则进行步骤902，否则进行步骤903；

步骤902，修改频率输入值为最大值；

步骤903，判断频率输入值是否小于预定范围内的最小值，如果是，则进行步骤904，否则表示该频率输入值合法；

步骤904，修改频率输入值为最小值。

(3)采样率验证

当处于播放AWG模式时，用户可设置的采样率最大值为0x10000000，最小值为0，验证流程可参考上述图9所示的频率验证过程。

在具体实施时，提供给用户设置的“采样率”参数不是以Sa/s为单位的量，也不是以Hz为单位的量，而是指在最大时钟1GSa/s的基础上进行多少分频，最终采样率计算公式如下：

最终采样率 $\mathrm{fs}=\left\{\begin{array}{cc}{f}_{\max }/2^n& 0\≤n\≤2\\ f_{\max }/(n-2)*8& 3\≤n\end{array}\right.---\left(1\right)$

其中，n表示用户设置的采样率参数，f_max为最大采样率，在本实施例中为1GSa/s，fs为最终输出时使用的采样时钟频率。

(4)波表长度验证

在具体实施过程中，本装置允许的最大波表长度可以是128Mpts，下位机可编辑的最大长度为512Kpts，另外，波表长度必须是预定值(例如，16)的整数倍。当用户在下位机编辑时设定的初始点数，指的是可编辑点数，并不能代表最终下载的波表点数，而是在此基础上会进行一个自动扩展：如不足16的整数倍，则补成16的整数倍，并将可编辑点均匀分布在所有波表中。当用户采用上位机下发大波表时，也会进行验证，限制波表长度必须为16的整数倍。并且在播放模式时，波表长度最终会影响输出频率。

采样率一定时，输出信号的频率就由用户下发的波表长度决定，具体计算公式如下：

输出频率f＝fs/L    (2)

其中，L为用户下发的波表长度，fs为最终输出时使用的采样时钟频率。用户可通过在前面板上手动编辑波表，设定波表长度，下发到波形存储器中，也可以通过随机赠送的上位机软件通过USB、GPIB或者Lan等远程接口将在PC上编辑好的波表下发到波形存储器中，还可以利用SCPI命令自己编程实现自定义波表的下发。在播放模式下，用户下发的波表长度即为最终波表长度。

FPGA 43具体包含：参数配置模块431、时钟管理模块432、DDS模块433以及其它各种功能模块434(如调制模块、扫频模块、Burst模块等)。其中，DDS模块433是实现AFG功能的关键，时钟管理模块432是在基于DDS源架构上实现AWG的关键。通过在FPGA内设置时钟管理模块，可以简单的实现AWG功能。

图10是在AFG模式时，FPGA 43中各模块之间的工作流程，其中，PLL为外部模块。当工作在AFG模式时，DSP配置时钟管理模块的分频系数为1(即不分频)，配置PLL输出1GHz时钟，此时DDS模块始终工作在1GHz时钟下。

图11是在AWG模式时，FPGA 43中各模块之间的工作流程，其中，PLL、外部波表以及DAC为外部模块。DSP配置时钟管理模块的分频系数由用户设置，配置PLL输出1GHz，这样时钟管理模块输出时钟即为1GHz分频后的时钟，用该时钟控制从外部波表中取点速率，这里并没有将该时钟送给DDS模块，可见工作在AWG时，不需要利用DDS模块进行跳点输出，而是作为控制从外部波表中依次取点的速率。

在FPGA内部实现DDS功能，可以利用FPGA内部存储器存储的波形文件，这些波形文件可以由用户配置，以达到输出不同波形的目的。由于FPGA内部RAM的大小有限，因此，无法实现128Mpts的存储深度。为解决这一问题，可以为FPGA增加了一个外部存储器，同时FPGA接受DSP对存储器的选择，可以指定下发的波表放在内部存储器或者外部存储器。存储器的选择可以策略是：处于普通模式时，当波形点数小于16Kpts时，自动选择内部存储器，以方便FPGA进行跳点输出；当波形点数大于16Kpts时，自动选择外部存储器；处于播放模式时，始终将波形文件下载到外部存储器，进行逐点输出。这样，本装置就实现了128Mpts任意波的输出。

由以上描述可以看出，本装置既保持了普通AFG所具备的性能，如相噪指标高，频率捷变性强的优点，又使增加了简易AWG功能的选择，使需要逐点输出特征点的需求能够得以满足。并且，界面操作简单，仅通过一个按键就能切换不同模式。同时，在播放模式下实现了128Mpts的大波表的逐点输出。允许用户在一定范围内通过调节采样率分频系数，来调整输出频率。当然，由于该方案的结构仍然是普通DDS源的结构，硬件成本上基本没有提升，因此其经济性和普通AFG一致。

实施例二

本发明实施例提供一种波形输出方法，图12是波形输出方法的流程图，如图12所示，该方法包括：

步骤121，接收输入的包括操作模式和运行参数的配置信息，其中，操作状态为AFG模式或者AWG模式，运行参数包括：频率或者采样率、以及波表长度，具体地，在操作状态为AFG模式时，运行参数包括频率和波表长度，在操作状态为AWG模式时，运行参数包括采样率和波表长度；

步骤122，根据预定规则对配置信息进行合法性验证；这里的预定规则具体是对配置信息的限制，可以由系统设置或者用户预先设置；

步骤123，在验证结果为合法时，根据配置信息设置时钟信息和PLL；

步骤124，如果操作模式为AFG模式，则根据设置的时钟信息和PLL、以及运行参数从内部存储器中输出波形文件；如果操作模式为AWG模式，根据设置的时钟信息和PLL控制外部波表的输出频率、并根据外部波表的输出频率和运行参数从外部存储器中输出波形文件。

由以上描述可以看出，通过选择操作模式以及设置的时钟信息，可以实现以AFG模式输出波形或者以AWG模式输出波形，本实施例结合了AFG和AWG模式的优点，方便了用户的使用。

如果根据预定规则对配置信息的合法性验证结果为不合法，则根据上述预定规则重新设置配置信息，以使重新设置后的配置信息合法。

具体地，步骤122中根据预定规则对配置信息进行合法性验证包括：

对操作模式进行合法性验证，包括：根据波表长度判断操作模式是否合法，如果波表长度大于预定值，则操作模式为AFG模式时为非法；

对频率进行合法性验证，包括：如果操作模式为AFG模式，则判断频率值是否在预定范围内，如果频率在预定范围内，则频率合法；

对采样率进行合法性验证，包括：如果操作模式为AWG模式，则判断采样率是否在采样率预定范围内，如果采样率在采样率预定范围内，则采样率合法；

对波表长度进行合法性验证，包括：判断波表长度是否为预定值的倍数，如果是，则表示波表长度合法。

上述各步骤具体的实现过程可以参考上述实施例一中的相关描述，这里不再赘述。

综上所述，本发明实施例通过在软件层次上管理AFG和AWG两种模式，让两种完全不同的模式共存于一个硬件结构内，并在实际应用中提供一个合理简单易用的参数设置界面，使用户在一定程度上可调采样率，从而同时满足AFG和AWG的应用。

本领域普通技术人员可以理解实现上述实施例方法中的全部或部分步骤可以通过程序来指令相关的硬件来完成，该程序可以存储于一计算机可读取存储介质中，比如ROM/RAM、磁碟、光盘等。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (6)

1.一种波形输出方法，其特征在于，所述的方法包括：

接收输入的包括操作模式和运行参数的配置信息，其中，所述的操作状态为任意函数发生器AFG模式或者任意波形发生器AWG模式，所述的运行参数包括：频率或者采样率、以及波表长度；

根据预定规则对所述的配置信息进行合法性验证；

在验证结果为合法时，根据所述的配置信息设置时钟信息和锁相环PLL；

如果所述的操作模式为AFG模式，则根据设置的时钟信息和PLL、以及运行参数从内部存储器中输出波形文件；如果所述的操作模式为AWG模式，根据设置的时钟信息和PLL控制外部波表的输出频率、并根据所述外部波表的输出频率和运行参数从外部存储器中输出波形文件。

2.根据权利要求1所述的方法，其特征在于，根据预定规则对所述的配置信息进行合法性验证之后，所述的方法还包括：

如果验证结果为非法，则根据所述的预定规则重新设置所述的配置信息，以使重新设置后的配置信息合法。

3.根据权利要求1所述的方法，其特征在于，根据预定规则对所述的配置信息进行合法性验证包括：

对所述的操作模式进行合法性验证，包括：根据所述的波表长度判断所述的操作模式是否合法，如果所述的波表长度大于预定值，则所述的操作模式为AFG模式时为非法；

对所述的频率进行合法性验证，包括：如果所述的操作模式为AFG模式，则判断所述的频率是否在频率预定范围内，如果所述的频率在所述频率预定范围内，则所述的频率合法；

对所述的采样率进行合法性验证，包括：如果所述的操作模式为AWG模式，则判断所述的采样率是否在采样率预定范围内，如果所述的采样率在所述采样率预定范围内，则所述的采样率合法；

对所述的波表长度进行合法性验证，包括：判断所述的波表长度是否为预定值的倍数，如果是，则表示所述的波表长度合法。

4.一种波形输出装置，其特征在于，所述的装置包括：

配置信息接收单元，用于接收输入的包括操作模式和运行参数的配置信息，其中，所述的操作状态为AFG模式或者AWG模式，所述的运行参数包括：频率或者采样率、以及波表长度；

配置信息验证单元，用于根据预定规则对所述的配置信息进行合法性验证；

时钟信息设置单元，用于在验证结果为合法时，根据所述的配置信息设置时钟信息和PLL；

波形输出单元，用于在所述的操作模式为AFG模式时，根据设置的时钟信息和PLL、以及运行参数从内部存储器中输出波形文件；以及用于在所述的操作模式为AWG模式时，根据设置的时钟信息和PLL控制外部波表的输出频率、并根据所述外部波表的输出频率和运行参数从外部存储器中输出波形文件。

5.根据权利要求4所述的装置，其特征在于，所述的装置还包括：

配置信息重设单元，用于在所述配置信息验证单元的验证结果为非法时，根据所述的预定规则重新设置所述的配置信息，以使重新设置后的配置信息合法。

6.根据权利要求4所述的装置，其特征在于，所述的配置信息验证单元包括：

操作模式验证模块，用于对所述的操作模式进行合法性验证，包括：根据所述的波表长度判断所述的操作模式是否合法，如果所述的波表长度大于预定值，则所述的操作模式为AFG模式时为非法；

频率验证模块，用于对所述的频率进行合法性验证，包括：如果所述的操作模式为AFG模式，则判断频率值是否在频率预定范围内，如果所述的频率在所述频率预定范围内，则所述的频率合法；

采样率验证模块，用于对所述的采样率进行合法性验证，包括：如果所述的操作模式为AWG模式，则判断所述的采样率是否在采样率预定范围内，如果所述的采样率在所述采样率预定范围内，则所述的采样率合法；

波表长度验证模块，用于对所述的波表长度进行合法性验证，包括：判断所述的波表长度是否为预定值的倍数，如果是，则表示所述的波表长度合法。

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