CN102420423B - 切换式调整器的静电放电保护电路 - Google Patents
切换式调整器的静电放电保护电路 Download PDFInfo
- Publication number
- CN102420423B CN102420423B CN201110051739.1A CN201110051739A CN102420423B CN 102420423 B CN102420423 B CN 102420423B CN 201110051739 A CN201110051739 A CN 201110051739A CN 102420423 B CN102420423 B CN 102420423B
- Authority
- CN
- China
- Prior art keywords
- field effect
- effect transistor
- raceway groove
- output
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 230000005669 field effect Effects 0.000 claims description 180
- 230000003068 static effect Effects 0.000 claims description 68
- 229910044991 metal oxide Inorganic materials 0.000 claims description 8
- 150000004706 metal oxides Chemical class 0.000 claims description 8
- 230000015556 catabolic process Effects 0.000 claims description 6
- 238000013461 design Methods 0.000 claims description 6
- 239000004065 semiconductor Substances 0.000 claims description 6
- 230000000295 complement effect Effects 0.000 claims description 5
- 239000013078 crystal Substances 0.000 claims description 3
- 238000009792 diffusion process Methods 0.000 claims description 3
- 238000006243 chemical reaction Methods 0.000 abstract description 6
- 230000003071 parasitic effect Effects 0.000 abstract description 3
- 230000000694 effects Effects 0.000 description 18
- 238000000034 method Methods 0.000 description 7
- 230000001681 protective effect Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000008569 process Effects 0.000 description 5
- 102100030393 G-patch domain and KOW motifs-containing protein Human genes 0.000 description 3
- 229910052982 molybdenum disulfide Inorganic materials 0.000 description 3
- 230000005611 electricity Effects 0.000 description 2
- 238000007786 electrostatic charging Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 101000573637 Homo sapiens LRP chaperone MESD Proteins 0.000 description 1
- 102100026257 LRP chaperone MESD Human genes 0.000 description 1
- 240000007594 Oryza sativa Species 0.000 description 1
- 235000007164 Oryza sativa Nutrition 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000007600 charging Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000001066 destructive effect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- 230000036541 health Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 235000009566 rice Nutrition 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
- H01L27/0285—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements bias arrangements for gate electrode of field effect transistors, e.g. RC networks, voltage partitioning circuits
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
- H02H9/00—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection
- H02H9/04—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage
- H02H9/045—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere
- H02H9/046—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere responsive to excess voltage appearing at terminals of integrated circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
本发明公开了一种切换式调整器的静电放电保护电路，其主要包括:一非重叠电路、一P沟道的场效应管、一寄生二极管、一数字逻辑AND门、一对电阻及电容、一N沟道的场效应管、一静电放电N沟道的场效应管、一Lx接脚及一静电放电保护组件。本发明能有效的降低MOS装置的接通阻抗以改善电路的功效。
Description
【技术领域】
本发明涉及一种切换式调整器的静电放电保护电路，尤其涉及一种具有低阻抗的静电放电保护电路以及适用于高压转换的切换式调整器。
【背景技术】
在设计电子装置时，静电放电(Electrostatic Discharge,ESD)是很重要的事，尤其是集成电路。人类的身体是暴露静电放电到集成电路的主要来源，此被称为人体模式(HumanBody Model,HBM)ESD源。150PF的人体电容量可以诱发出一约0.6C电荷，并可引导出4KV或更大的潜在静电。当人体接触到任何的接地物体，例如集成电路的接脚，将可能导致放电大约100ns的尖峰电流到集成电路。第二个ESD的来源是来自于金属物体，并被认定如设备模式(Machine Model,MM)ESD源极。该MM ESD源极是具有一大电容值及低于HBM ESD源极的内部阻抗的特性。该MM ESD模式能导致ESD瞬态的上升时间比HBM ESD源极较高。一第三ESD模式是组件充电装置模式(charged device model,CDM)，不同于该HBM ESD源极及MM ESD源极，为该CDM ESD源极可以让集成电路本身自行充电及放电到接地端的功能。如此，在集成电路内的ESD放电电流的流动方向会与HB MESD源极及MM ESD源极的流动方向相反，CDM脉冲的上升时间也比HBM ESD源极快速。长期存在的问题在于如果高电压不经易的作用在IC封装的接脚上，该放电将使组件的栅极氧化层崩溃。此崩溃有可能造成组件立即毁坏或使氧化物削弱，诸如此类的问题将缩短组件的工作寿命，进而造成装置外在的不良。
特别是CMOS（Complementary Metal Oxide Semiconductor互补金属氧化物半导体），输出电路或是由一大NMOS（N-Mental-Oxide-Semiconductor金属-氧化物-半导体）及大PMOS晶体管组合而成的输入及输出电路。这些大的输出晶体管会连接到IC的外部端。该输出晶体管的漏极来自于大二极管的阴极或阳极，其中各自的输出晶体管会与反向二极管相互连接。N型井PMOS晶体管会与VDD相互连接，并将正电压或电源供应电位给IC（integrated circuit集成电路板）。P型井NMOS晶体管会与IC内的接地电位相互连接。大部份商业上流行的CMOS透过额外的P型材料，让所有的N型井逐一形成二极管接点，所有P型井和潜在地电位的P型材料连接在一起。一些集成电路的ESD网络，会额外的加入二极管，并且该二极管会与输出晶体管中二极管并联，该输出晶体管中的二极管成为该输出晶体管中不可或缺的一部分。此种做法改善IC的外部端与功率总线内部之间的二极管连接。
如图1所示，为传统的切换式调整器的静电放电保护电路。由切换式调整器的LX接脚来传递脉波信号。为了考虑切换式调整器的功效，LX接脚不能外加一额外的静电放电保护电路。因此，切换式调整器的LX接脚上的静电放电问题，传统上都是采用静电放电设计规范来解决，也就是将功率NMOS3及功率PMOS2的漏极端与门极端的距离加大，并且额外照上一ESD保护组件5。如此的设计将增加较高的接通阻抗(Ron),以承受流过功率PMOS2至ESD保护组件的ESD电流。虽然功率NMOS3及功率PMOS2的ESD设计规范能增加功率MOS的接通阻抗，但却降低了切换式调整器的效能。也是就是说，传统的静电放电设计会增加静电放电保护能力但是却降低了电路的效能。
Robert的美国核准专利第5,012,317案的静电充电保护电路及Amitava的美国核准专利第5,907,462案的静电充电保护电路与门极双SCR的ESD保护电路同样地揭露了需要改变ESD保护架构的IC生产技术，一般而言演变的过程是从改变ESD保护装置的能力，到改变ESD保护装置的运作方式。但是此种演变过程中会发现该保护架构内的寄生双极装置会因为硅化物包覆接点及浅沟渠隔离层(shallow trench isolation,STI)而降低其功效，阻碍到正确的触发及传导。这些过程更加趋向往更小装置的垂直及水平特征尺寸演化，使ESD装置更加容易损坏。
然而在某些情况下，不断朝更小装置尺寸的发展并没有缓和IC终端的电压需求。例如，一现今制程制造出具有0.18μ信道长度的晶体管，及具有7奈米或更小厚度的闸电介质，必须仍然容忍集成电路的输入及输出端的操作电压大于7伏特。许多集成电路也要求有故障安全的输入及输出端，该方法是指任何的终端都不能箝位任何的电源供应轨。因此当装置处于关闭状态下，终端电压不能传导大电流。在多重电压系统上，有输入及输出的电力顺序限制，所以故障安全格外的重要。根据上述问题，本案是利用一电路来克服先前技术的缺点。
【发明内容】
本发明的主要目的，为提供一种切换式调整器的静电放电保护电路，在静电放电出现时，可关掉功率MOS装置来改善电路效能。
本发明的另一目的，为提供一种高压转换的切换式调整器静电放电保护电路，能有效地增加电路上的功率MOS装置的接通阻抗及提供高压转换及高静电放电容忍值的切换式调整器。
为达成以上的目的,本发明提供一切换式调整器的静电放电保护电路，包括:一非重叠电路、一P沟道的场效应管、一二极管、一数字逻辑AND门、一N沟道的场效应管、一Lx接脚以及一ESD保护组件。该非重叠电路有一第一输出端及一第二输出端，该第一输出端输出一默认值A信号（说明书中的默认值A信号与权利要求书中的第一默认值信号是同一概念），该第二输出端输出一默认值B信号（说明书中的默认值B信号与权利要求书中的第二默认值信号是同一概念）。该P沟道的场效应管有一栅极端、一源极端及一漏极端。该栅极端与非重叠电路的第一输出端电性连接，并且接收由第一输出端所输出的默认值A信号。该二极管与P沟道的场效应管的源极端及漏极端电性连接，其作用是用来提供一静电放电回路。一数字逻辑AND门，具有二个输入端及一输出端，其中一输入端与非重叠电路的第二输出端电性连接，并且接受非重叠电路的第二输出端所输出的默认值B信号，而另一输入端则用以接收一EN讯号，该数字逻辑AND门的输出端则输出一信号。该N沟道的场效应管，具有一栅极端、一源极端及一漏极端。该栅极端与数字逻辑AND门的输出端电性连接，并且接收该数字逻辑AND门所输出的信号，该漏极端与该P沟道的场效应管的漏极端电性连接，该源极端与一地端电性连接。一Lx接脚，与该P沟道的场效应管的漏极端及该N沟道的场效应管的漏极端电性连接，用来输出一转换电压。一ESD保护组件，具有二端，一端与该P沟道的场效应管的源极端电性连接，另一端则与地端电性连接，其作用是当静电放电出现时，用来保护P沟道的场效应管及N沟道的场效应管。
依据本发明的一观点,当静电放电出现时,该非重叠电路的默认值B信号及逻辑AND门的EN信号会有不一样的信号电平。
依据本发明的一观点，可以使用异质接面双极性晶体管(HBT)、高电子迁移率晶体管(HEMT)、假晶高速电子移动晶体管(PHEMT)、互补金属氧化物半导体(CMOS)及平面二次扩散的金氧半场效晶体管(LDMOS)来选择该P沟道的场效应管及该N沟道的场效应管。
为了达成以上的目地，本发明是提供一种高压转换的切换式调整器的静电放电保护电路，包括:一非重叠电路、一P沟道的场效应管、一寄生二极管、一数字逻辑AND门、一对串联的电阻及电容、一Lx接脚、及一ESD保护组件。该非重叠电路有一第一输出端及一第二输出端，第一输出端输出一默认值A信号，第二输出端输出一默认值B信号。该P沟道的场效应管，具有一栅极端、一源极端及一漏极端，该栅极端与非重叠电路的第一输出端电性连接，并且接收由第一输出端所输出的默认值A信号。该二极管，与该P沟道的场效应管的源极端及漏极端电性连接，其作用是用来提供一静电放电回路。一数字逻辑AND门,，具有二个输入端及一输出端，其中一输入端与非重叠电路的第二输出端电性连接，并且接收非重叠电路的第二输出端所输出的默认值B信号，而另一输入端接收一EN讯号，该数字逻辑AND门的输出端则输出一信号。N沟道的场效应管，具有一栅极端，一源极端及一漏极端，该漏极端与该P沟道的场效应管的漏极端电性连接，该源极端与一地端电性连接。一RC电路，包含一电阻及一电容，该电阻的其中一端与数字逻辑AND门的输出端电性连接，该电阻用以接收及传送数字该数字逻辑AND门的输出信号到P沟道的场效应管的栅极端，该电容的其中一端与电阻另一端及N沟道的场效应管的栅极端电性连接。并且将电容的另一端与地端电性连接，其作用是当静电放电出现时，提供一延迟时间。一ESD N沟道的场效应管，有一栅极端、一源极端及一漏极端。该栅极端与非重叠电路的第二输出端电性连接，该漏极端与P沟道的场效应管的漏极端电性连接，该源极端与地端电性连接，其作用是用来提供一静电放电回路。一Lx接脚，与该P沟道的场效应管的漏极端、该N沟道的场效应管及ESD N沟道的场效应管的漏极端电性连接，其作用是用来输出一转换电压。一ESD保护组件，具有二端，一端与该P沟道的场效应管的源极端电性连接，另一端则与地端电性连接，其作用是当静电放电出现时，用来保护该P沟道的场效应管及该N沟道的场效应管。
依据本发明的一观点，当静电放电出现时，该非重叠电路的默认值B信号及逻辑AND门的EN信号会有不一样的信号电平。
依据本发明的一观点，作用在LX接脚的电压会少于N沟道的场效应管上闸极端的崩溃电压。
依据本发明的一观点，ESD N沟道的场效应管是依据静电放电(ESD)法则布局。
依据本发明的一观点，在ESD N沟道的场效应管被开启之后，则N沟道的场效应管会因为RC电路而延迟开启。
依据本发明的一观点，延迟时间是介于5奈秒到20奈秒之间。
为让本发明之上述和其他目的、特征、和优点能更明显易懂，下文特举数个较佳实施例，并配合所附图式，作详细说明如下。
【附图说明】
图1为现有技术的切换式调整器的ESD保护电路示意图;
图2为本发明的第一实施例的切换式调整器的ESD保护电路示意图;以及
图3为本发明的第二实施例的高压转换的切换式调整器的ESD保护电路示意图。
【主要组件符号说明】
1非重叠电路 2P沟道的场效应管 3N沟道的场效应管
4二极管 5ESD保护电路 110非重叠电路
111默认值A信号 112默认值B信号 120P沟道的场效应管
121二极管 130N沟道的场效应管 140数字逻辑AND门
141EN讯号 150ESD保护组件 160Lx接脚
170静电放电 210一对串联的电阻和电容 220ESD N沟道的场效应管
200切换式调整器的静电 100切换式调整器的静电
放电保护电路 放电保护电路
【具体实施方式】
虽然本发明可表现为不同形式的实施例，但附图所示者及于下文中说明者，系为用以了解本发明的较佳实施例，并请了解本文所揭示者系考虑为本发明的一范例，且并非意图用以将本发明限制于图示或所描述的特定实施例中。
在MOS集成电路，输入端通常都是连接到一个或多个MOS晶体管的驱动栅极。传统上应用MOS的术语，是指任一绝缘栅场效应晶体管(Insulated-Gate Field EffectTransistor,IGFET)，或是包含这种晶体管的集成电路。此外，集成电路的所有接脚都提供电压保护电路可防止MOS栅极被破坏。一般而言，这些保护电路都是被放置在芯片的输入及输出接点上，并与晶体管栅极接点相互连接,且被设计为进行导电或承受崩溃，因此，当过量的电压产生时，会提供一电回路到地端(或到电源供应轨)。当输出接脚上的电压达到可能损坏栅极氧化的准位之前，此类的保护装置被设计为崩溃状态(指通过一大电量及消耗瞬间的能量)。由于该崩溃机制是被设计为非破坏性，所以该保护电路提供一常开放路径，只有当高电压出现在输入端或输出端时才会关闭该路径，静电电流电到互相连接的节点。
为了解本发明的精髓，请参阅图2所示，系为本发明的切换式调整器的静电放电保护电路的第一实施例的示意图。其中该电路100包括:一非重叠电路110、一P沟道的场效应管120、一二极管121、一数字逻辑AND门140、一N沟道的场效应管130、一Lx接脚160及一ESD保护组件150。
该切换式调整器的静电放电保护电路100可以利用0.18μm,0.13μm,0.09μm,0.045μm,0.023μm,0.011μm或先进制程来实行。该非重叠电路110具有第一输出端及第二输出端，该第一输出端输出一默认值A信号111，该第二输出端输出一默认值B信号112。该P沟道的场效应管120，具有一栅极端，一源极端及一漏极端。
该P沟道的场效应管120的栅极端与非重叠电路110的第一输出端电性连接，并且接收从非重叠电路110的第一输出端所输出的默认值A信号111。该二极管121，与该P沟道的场效应管120的源极端及漏极端电性连接，其作用是用来提供一静电放电170回路。该数字逻辑AND门140，具有二个输入端及一输出端。而该数字逻辑AND门140的其中一输入端与非重叠电路110的第二输出端电性连接，并且接收非重叠电路110的第二输出端所输出的默认值B信号112。该数字逻辑AND门140的另一输入端接收一EN讯号141，该输出端提供一数字逻辑AND门140的输出信号。
该N沟道的场效应管130具有一栅极端、一源极端及一漏极端。该N沟道的场效应管130的栅极端与数字逻辑AND门140的输出端电性连接。该N沟道的场效应管130的漏极端与该P沟道的场效应管120的漏极端电性连接，并且接收该数字逻辑AND门140所输出的信号。该N沟道的场效应管130的源极端与一地端电性连接。一Lx接脚160与该P沟道的场效应管120的漏极端及该N沟道的场效应管130的漏极端电性连接，其作用是输出一转换电压。该ESD保护组件150，具有二端，一端与该P沟道的场效应管120的源极端电性连接，另一端则与地端电性连接。ESD保护组件150其作用是当静电放电170出现时用来保护P沟道的场效应管120及N沟道的场效应管130。应注意到，如果MOS装置开启，MOS装置的接通阻抗(Ron)将会变的较低，如果MOS装置关闭，MOS装置的断开阻抗(Roff)将会变高。
换句话说，当静电放电170出现时，该静电放电170的电流将会引入Lx接脚160。其中该切换式调整器的ESD保护电路100，如下所述:在间隔周期内，该非重叠电路110的默认值A信号111及默认值B信号112可以是高信号电平或低信号电平。在间隔周期内，非重叠电路110的默认值A信号111与该数字逻辑AND门140的EN讯号141具有相同信号电平。在间隔周期内，P沟道的场效应管120及N沟道的场效应管130具有不同操作状态。当静电放电170出现时，该非重叠电路110的默认值B信号112及数字逻辑AND门140的EN讯号141会有不同的信号电平。
现在请再参阅图2所示，如果VCC为零，该非重叠电路的第一及第二输出端输出的默认值A信号111及默认值B信号112两者都将处于低信号电平。在此条件下，P沟道的场效应管120及N沟道的场效应管130两者都是处于关闭状态。将会使得该P沟道的场效应管120的阻抗及该N沟道的场效应管130的阻抗都是处于高阻抗状态，该静电放电170的电流会经由二极管121回路传送到ESD保护组件150，最后传送到接地端。
如果VCC不为零，在间隔周期内，该非重叠电路的第一及第二输出端输出的默认值A信号111及默认值B信号112其中之一是处于低信号电平而另外一个是处于高信号电平。例如，当默认值A信号111为高信号电平时，将使P沟道的场效应管120变成为开启状态。另一方面，默认值B信号112为低信号电平时与EN讯号141为高信号电平时，将会输出一低信号电平到数字逻辑AND门140，促使N沟道的场效应管130处于关闭状态。
在此条件下,静电放电170的电流将会经由二极管121回路传送到ESD保护组件150，最后传送到接地端。
另一例子，将具有高信号电平的默认值B信号112及低信号电平的EN讯号141输入到数字逻辑AND门140，将会输出一低信号电平，促使N沟道的场效应管130是处于关闭状态。另一方面，低信号位准的默认值A信号111将会使P沟道的场效应管120处于关闭状态。在此条件下，静电放电170的电流也将经由二极管121回路传送到ESD保护组件150，最后传送到接地端.
在间隔周期内，P沟道的场效应管120及N沟道的场效应管130具有不同操作状态。第一实施例的描述主要是指出静电放电的电流170将经由二极管121回路传送到静电放电保护组件150然后到接地端。第一实施例的目的是保护没有静电放电保护架构的该N沟道的场效应管130。在第一实施例中数字逻辑AND门140的作用是当静电放电170出现时，关闭N沟道的场效应管130。然而作用在Lx接脚160上的电压可能升高或高于N沟道的场效应管130的崩溃电压因而导致N沟道的场效应管130崩溃或突返(snap-back)。因此作用在Lx接脚160的电压被要求少于N沟道的场效应管130的崩溃电压及该电路100的人体模式(HBM)的ESD能力会高于8kv电压。
本发明的第二实施例，提供了克服升高电压作用在Lx接脚上使N沟道的场效应管130的崩溃问题。现在请参阅图3所示，一种切换式调整器的静电放电保护电路200，另包括:一非重叠电路110、一P沟道的场效应管120、一二极管121、一数字逻辑AND门140、一对串联的电阻和电容210、一N沟道的场效应管130、一ESD N沟道的场效应管220、一Lx接脚160及一ESD保护组件150。同样地，切换式调整器的静电放电保护电路200可利用0.18μm,0.13μm,0.09μm,0.045μm,0.023μm,0.011μm或先进制程来实行。
该非重叠电路110具有第一输出端及第二输出端，该第一输出端输出一默认值A信号111，该第二输出端输出一默认值B信号112。该P沟道的场效应管120，具有一栅极端、一源极端及一漏极端。该P沟道的场效应管120的栅极端与非重叠电路110的第一输出端电性连接，并且接收该非重叠电路110的第一输出端所输出的默认值A信号111。该二极管121，与该P沟道的场效应管120的源极端及漏极端电性连接，其作用是用来提供一静电放电回路170。该数字逻辑AND门140，具有二个输入端及一输出端。该数字逻辑AND门140的其中一输入端与非重叠电路110的第二输出端电性连接，并且接收非重叠电路110的第二输出端所输出的默认值B信号112。该数字逻辑AND门140的另一输入端接收一EN讯号141，该数字逻辑AND门140的输出端则输出一信号。
该N沟道的场效应管130具有一栅极端、一源极端及一漏极端。该N沟道的场效应管130的漏极端与P沟道的场效应管120的漏极端电性连接。该N沟道的场效应管130的源极端与接地端电性连接。该RC电路210包含一电阻及一电容。该电阻的其中一端与数字逻辑AND门140的输出端电性连接，该电阻接收及传送该数字逻辑AND门140的输出信号到P沟道的场效应管120的栅极端，该电容的其中一端与电阻另一端及N沟道的场效应管130的栅极端电性连接，并且将电容的另一端与接地端电性连接。RC电路210的作用是当静电放电170出现时，用来提供一延迟时间。该ESD N沟道的场效应管220，有一栅极端、一源极端及一漏极端。该ESD N沟道的场效应管220的栅极端与非重叠电路110的第二输出端电性连接，该ESD N沟道的场效应管220的漏极端与P沟道的场效应管120的漏极端电性连接，该ESD N沟道的场效应管220的源极端与接地端电性连接。该ESD N沟道的场效应管220的作用是用来提供一静电放电回路。该Lx接脚160与该P沟道的场效应管120的漏极端、该N沟道的场效应管130的漏极端及ESD N沟道的场效应管220的漏极端电性连接，其作用是输出一转换电压。该ESD保护组件150具有二端，其一端与该P沟道的场效应管120的源极端电性连接，另一端则与接地端电性连接，该ESD保护组件150的作用是当静电放电出现时，用来保护P沟道的场效应管120及N沟道的场效应管130。
应当注意，前述的该P沟道的场效应管120、该N沟道的场效应管130及该ESD N信道MOS装置220可以选择利用异质接面双极性晶体管(HBT)、高电子迁移率晶体管(HEMT)、假晶高速电子移动晶体管(PHEMT)、互补金属氧化物半导体(CMOS)及平面二次扩散的金氧半场效晶体管(LDMOS)进行替代。
此外，当P沟道的场效应管120接收到默认值A信号及默认值B信号的信号电平时，将会开启或关闭该P沟道的场效应管120的栅极端、N沟道的场效应管130的栅极端及ESD N信道MOS装置220的栅极端。应当注意，该RC电路210会产生延迟时间，该延迟时间长短是由电阻的电阻值及电容的电容量来决定。
换句话说，当静电放电170出现时，该静电放电170的电流将被引入Lx接脚160。其中该高压转换的切换式调整器的静电放电保护电路200，如下所述:
现在请再参阅图3所示，如果VCC为零，该非重叠电路的第一及第二输出端所输出的默认值A信号111及默认值B信号112两者都将处于低信号电平。在此条件下，该P沟道的场效应管120及该N沟道的场效应管130两者都将处于关闭状态。将会使得静电放电170的电流经由二极管121回路传送到ESD保护组件150，最后传送到接地端。
如果VCC不为零，在间隔周期内，该非重叠电路的第一及第二输出端输出的默认值A信号111及默认值B信号112其中之一将处于低信号电平，而另外一个则处于高信号电平。并且会产生四种状况:例一，具有高信号电平的默认值A信号111可能使P沟道的场效应管120变成为开启状态，另一方面，将具有低信号电平的默认值B信号112及高信号电平的EN讯号141输出一低信号电平到数字逻辑AND门140，促使N沟道的场效应管130处于关闭状态。在此条件下，只需要一静电放电170回路。该静电放电170的电流也是经由二极管121回路传送到ESD保护组件150，最后再传送到接地端。例二，具有高信号位准的默认值A信号111将使P沟道的场效应管120变成为开启状态，另一方面，将具有低信号位准的默认值B信号112及低信号位准的EN讯号141输出一高信号电平到数字逻辑AND门140，可能会促使N沟道的场效应管130处于开启状态。因为数字逻辑AND门140输出一高信号位准通过RC电路210，将会产生一延迟时间。因此在ESD N沟道的场效应管220将处于开启状态，该N沟道的场效应管130也可能被延迟开启。换句话说，由于该RC电路210提供一延迟时间，所以静电放电170的电流并不会通过N沟道的场效应管130，而导致N沟道的场效应管130在接收从数字逻辑AND门140所输出一高信号位准之前，该静电放电170的电流将会传送到ESD N沟道的场效应管220。在此条件下，会有二个静电放电170回路。其中一回路是静电放电170电流经由二极管121回路传送到ESD保护组件150，最后传送到接地端。另一回路是静电放电170电流透过ESD N沟道的场效应管220回路并直接传送到接地端。
如例三，具有低信号位准的默认值A信号111将使P沟道的场效应管120变成为关闭状态。另一方面，将具有高信号位准的默认值B信号112及低信号位准的EN讯号141输出一低信号电平到数字逻辑AND门140，将促使N沟道的场效应管130处于关闭状态。在此条件下，因为功率MOS装置具有高阻抗，因此不需任何一静电放电170回路。如例四，具有低位准的默认值A信号111可能使P沟道的场效应管120变成为关闭状态。另一方面，将具有高信号位准的默认值B信号112及高信号位准的EN141输入一高信号位准到数字逻辑AND门140，将促使N沟道的场效应管130处于开启状态，再来，因为该数字逻辑AND门140输出一高信号电平通过RC电路210，所以会产生一延迟时间。因此该ESD N沟道的场效应管220处于开启状态后，将延迟该N沟道的场效应管130的开启。换句话说，由于该RC电路210提供一延迟时间，所以静电放电170的电流将不会通过N沟道的场效应管130，因而导致该N沟道的场效应管130在接收该数字逻辑AND门140所输出一高信号电平之前，静电放电170的电流传送到ESD N沟道的场效应管220。在此条件下,只有一个静电放电170回路，该静电放电170电流会经由ESD N沟道的场效应管220回路并直接传送到接地端。
总之，该静电放电170的电流经过二极管121回路传送到ESD保护组件150，最后传送到接地端。此外也会经由ESD N沟道的场效应管220回路直接传送到接地端。在间隔周期内，非重叠电路110的默认值A信号111及该数字逻辑AND门140的EN讯号141具有相同信号电平。在间隔周期内，P沟道的场效应管120及N沟道的场效应管130具有不同操作状态。当静电放电170出现时，该非重叠电路110的默认值B信号112及数字逻辑AND门140的EN讯号141会有不同的信号电平。应注意，作用在Lx接脚160的电压是少于N沟道的场效应管130，该ESD N沟道的场效应管的终端的崩溃电压是依据ESD规范所设计。此外，如果该N沟道的场效应管开启，该ESD N沟道的场效应管220将维持在开启的状态来降低N沟道的场效应管的接通电阻。其中该ESD N沟道的场效应管220被设计放置于Lx接脚下面。换句话说，该ESD N沟道的场效应管220不仅是一ESD保护电路也是可以降低功率MOS装置的接通阻抗的实体电路。
在间隔周期内，N沟道的场效应管130和P沟道的场效应管120具有不同的操作状态。该RC电路210所提供的延迟时间是约5奈秒到20奈秒，其中最佳的延迟时间是10奈秒。
第二实施例的叙述主要是说明该静电放电170的电流经由二极管121回路传送到ESD保护组件150，最后传送到接地端。或经由ESD N沟道的场效应管220回路然后直接传送到接地端。第二实施例的目的是在保护没有ESD保护结构的N沟道的场效应管130，除此之外，外加的ESD N沟道的场效应管220增加了静电放电170的电流在电路内传递的时间。
以下的表格一显示现有技术与本发明第一实施例及本发明第二实施例的性能比较:
表一
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应所述以权利要求的保护范围为准。
Claims (20)
1.一种切换式调整器的静电放电保护电路，包括:
一非重叠电路，具有一第一输出端及一第二输出端，第一输出端输出第一默认值信号，第二输出端输出第二默认值信号；
一P沟道的场效应管，具有一栅极端、一源极端及一漏极端，该栅极端与非重叠电路的第一输出端电性连接，并且接收非重叠电路第一输出端所输出的第一默认值信号；
一二极管，与P沟道的场效应管的源极端及漏极端电性连接，用以提供一静电放电回路；
一数字逻辑AND门，具有二个输入端及一输出端，其中一输入端与非重叠电路的第二输出端电性连接，并且接收非重叠电路第二输出端所输出的第二默认值信号，而另一输入端则用以接收一EN讯号，该数字逻辑AND门的输出端则输出一信号；
一N沟道的场效应管，具有一栅极端、一源极端及一漏极端，该栅极端与数字逻辑AND门的输出端电性连接，并且接收该数字逻辑AND门所输出的信号，该漏极端与该P沟道的场效应管的漏极端电性连接，该源极端与一地端电性连接；
一Lx接脚，与该P沟道的场效应管的漏极端及该N沟道的场效应管的漏极端电性连接，用以输出一转换电压；以及
一静电放电保护组件，具有二端，一端与该P沟道的场效应管的源极端电性连接，另一端则与地端电性连接，并且当静电放电出现时，则用来保护该P沟道的场效应管及该N沟道的场效应管。
2.如权利要求1所述的一种切换式调整器的静电放电保护电路，其中该非重叠电路的第一默认值信号及第二默认值信号在间隔周期内其中之一为高信号电平，而另外一个则为低信号电平。
3.如权利要求1所述的一种切换式调整器的静电放电保护电路，其中该非重叠电路的第一默认值信号与该数字逻辑AND门的EN讯号在间隔周期内具有相同的信号电平。
4.如权利要求1所述的一种切换式调整器的静电放电保护电路，其中该P沟道的场效应管及该N沟道的场效应管在间隔周期内具有不同的操作状态。
5.如权利要求1所述的一种切换式调整器的静电放电保护电路，其中该非重叠电路的第二默认值信号与该数字逻辑AND门的EN讯号在静电放电出现时具有不同的信号电平。
6.如权利要求1所述的一种切换式调整器的静电放电保护电路，其中在Lx接脚所施加的电压少于N沟道的场效应管的崩溃电压。
7.如权利要求1所述的一种切换式调整器的静电放电保护电路，其中该电路的人体模式的静电放电能力高达8kV。
8.一种切换式调整器的静电放电保护电路，包括:
一非重叠电路，有一第一输出端及一第二输出端，第一输出端输出第一默认值信号，第二输出端输出一第二默认值信号；
一P沟道的场效应管，具有一栅极端、一源极端及一漏极端，该栅极端与非重叠电路的第一输出端电性连接，并且接收非重叠电路第一输出端所输出的第一默认值信号；
一二极管，与该P沟道的场效应管的源极端及漏极端电性连接,用以提供一静电放电回路；
一数字逻辑AND门，具有二个输入端及一输出端，其中一输入端与非重叠电路的第二输出端电性连接，并且接收非重叠电路的第二输出端所输出的第二默认值信号，而另一输入端则用以接收一EN讯号，该数字逻辑AND门的输出端则输出一信号；
一N沟道的场效应管，具有一栅极端，一源极端及一漏极端，该漏极端与该P沟道的场效应管的漏极端电性连接，该源极端与一地端电性连接；
一RC电路，包含一电阻及一电容，该电阻的一端与数字逻辑AND门的输出端电性连接，该电阻用以接收及传送该数字逻辑AND门的输出信号到P沟道的场效应管的栅极端，该电容的一端与电阻另一端及N沟道的场效应管的栅极端电性连接，并且该电容的另一端与地端电性连接，用以当静电放电出现时，提供一延迟时间；
一静电放电N沟道的场效应管，有一栅极端、一源极端及一漏极端，该栅极端与非重叠电路的第二输出端电性连接，该漏极端与P沟道的场效应管的漏极端电性连接，该源极端与地端电性连接，用以提供一静电放电回路；
一Lx接脚，与该P沟道的场效应管的漏极端、该N沟道的场效应管的漏极端及静电放电N沟道的场效应管的漏极端电性连接，用以输出一转换电压；以及
一静电放电保护组件，具有二端，一端与该P沟道的场效应管的源极端电性连接，另一端则与地端电性连接，并且当静电放电出现时，则用来保护该P沟道的场效应管及该N沟道的场效应管。
9.如权利要求8所述的一种切换式调整器的静电放电保护电路,其中该非重叠电路的第一默认值信号及第二默认值信号在间隔周期内其中之一是高信号电平，而另外一个则是低信号电平。
10.如权利要求8所述的一种切换式调整器的静电放电保护电路，其中该非重叠电路的第一默认值信号与该数字逻辑AND门的EN讯号在间隔周期内具有相同的信号电平。
11.如权利要求8所述的一种切换式调整器的静电放电保护电路，其中该P沟道的场效应管及该N沟道的场效应管在间隔周期内具有不同的操作状态。
12.如权利要求8所述的一种切换式调整器的静电放电保护电路，其中该非重叠电路的第二默认值信号与数字逻辑AND门的EN讯号在静电放电出现时具有不同的信号电平。
13.如权利要求8所述的一种切换式调整器的静电放电保护电路，其中在Lx接脚所施加的电压少于N沟道的场效应管的崩溃电压。
14.如权利要求8所述的一种切换式调整器的静电放电保护电路，其中该电路的人体模式的静电放电能力高达8kv。
15.如权利要求8所述的一种切换式调整器的静电放电保护电路，其中该静电放电N沟道的场效应管是依据静电放电规范设计。
16.如权利要求8所述的一种切换式调整器的静电放电保护电路，其中该静电放电N沟道的场效应管被开启后，该N沟道的场效应管因为RC电路而延迟开启。
17.如权利要求16所述的一种切换式调整器的静电放电保护电路，其中延迟时间是介于5奈秒到20奈秒之间。
18.如权利要求8所述的一种切换式调整器的静电放电保护电路，其中该N沟道的场效应管开启后，该静电放电N沟道的场效应管将维持在开启的状态，以降低N沟道的场效应管的接通阻抗。
19.如权利要求8所述的一种切换式调整器的静电放电保护电路，其中该静电放电N沟道的场效应管设置于Lx接脚的下方。
20.如权利要求8所述的一种切换式调整器的静电放电保护电路，其中该P沟道的场效应管、该N沟道的场效应管及该静电放电N沟道的场效应管选择利用异质接面双极性晶体管、高电子迁移率晶体管、假晶高速电子移动晶体管、互补金属氧化物半导体或平面二次扩散的金氧半场效晶体管进行替代。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US12/892,179 US8208234B2 (en) | 2010-09-28 | 2010-09-28 | Circuit with ESD protection for a switching regulator |
| US12/892,179 | 2010-09-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102420423A CN102420423A (zh) | 2012-04-18 |
| CN102420423B true CN102420423B (zh) | 2014-11-19 |
Family
ID=45870432
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201110051739.1A Active CN102420423B (zh) | 2010-09-28 | 2011-03-03 | 切换式调整器的静电放电保护电路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US8208234B2 (zh) |
| CN (1) | CN102420423B (zh) |
| TW (1) | TWI415246B (zh) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9124086B2 (en) * | 2012-07-25 | 2015-09-01 | Taiwan Semiconductor Manufacturing Company Limited | Failsafe ESD protection |
| US9594172B1 (en) * | 2013-09-09 | 2017-03-14 | The United States Of America, As Represented By The Secretary Of The Navy | Solid-state spark chamber for detection of radiation |
| CN106449670B (zh) * | 2016-11-30 | 2019-03-12 | 广东海信宽带科技有限公司 | 光模块 |
| CN110098182A (zh) * | 2018-01-30 | 2019-08-06 | 意瑞半导体（上海）有限公司 | 静电保护电路以及带有静电保护电路的芯片 |
| CN108321781A (zh) * | 2018-04-17 | 2018-07-24 | 江苏卓胜微电子股份有限公司 | 一种ESD保护电路及基于GaAs PHEMT工艺的集成模块 |
| US10636872B1 (en) * | 2018-10-31 | 2020-04-28 | Globalfoundries Inc. | Apparatus and method to prevent integrated circuit from entering latch-up mode |
| CN110601161A (zh) * | 2019-08-27 | 2019-12-20 | 成都市易冲半导体有限公司 | 一种USB type-c负载开关浪涌保护结构 |
| US11699900B2 (en) * | 2021-07-30 | 2023-07-11 | Nanya Technology Corporation | Semiconductor chip, electronic device and electrostatic discharge protection method for electronic device thereof |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6043970A (en) * | 1997-08-30 | 2000-03-28 | Electronics And Telecommunications Research Institute | High voltage driving circuit reducing a transient current |
| CN1492579A (zh) * | 2002-06-14 | 2004-04-28 | ��˹��ŵ�� | 开关功率放大器电子电路和切换该放大器输出级的方法 |
| US7362554B2 (en) * | 2003-05-08 | 2008-04-22 | Silicon Labs Cp, Inc. | Electrostatic discharge (ESD) clamp using output driver |
| CN101494376A (zh) * | 2008-01-21 | 2009-07-29 | 普诚科技股份有限公司 | 静电放电防护电路 |
-
2010
- 2010-09-28 US US12/892,179 patent/US8208234B2/en active Active
- 2010-12-16 TW TW099144249A patent/TWI415246B/zh active
-
2011
- 2011-03-03 CN CN201110051739.1A patent/CN102420423B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6043970A (en) * | 1997-08-30 | 2000-03-28 | Electronics And Telecommunications Research Institute | High voltage driving circuit reducing a transient current |
| CN1492579A (zh) * | 2002-06-14 | 2004-04-28 | ��˹��ŵ�� | 开关功率放大器电子电路和切换该放大器输出级的方法 |
| US7362554B2 (en) * | 2003-05-08 | 2008-04-22 | Silicon Labs Cp, Inc. | Electrostatic discharge (ESD) clamp using output driver |
| CN101494376A (zh) * | 2008-01-21 | 2009-07-29 | 普诚科技股份有限公司 | 静电放电防护电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20120075757A1 (en) | 2012-03-29 |
| CN102420423A (zh) | 2012-04-18 |
| TW201214668A (en) | 2012-04-01 |
| TWI415246B (zh) | 2013-11-11 |
| US8208234B2 (en) | 2012-06-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN102420423B (zh) | 切换式调整器的静电放电保护电路 | |
| US20200401752A1 (en) | Semiconductor layout in finfet technologies | |
| JP3992855B2 (ja) | 静電気放電保護のための回路 | |
| KR101923763B1 (ko) | 레벨 쉬프트 회로 보호용 정전기 방전 보호 회로 및 소자 | |
| US10290627B2 (en) | Embedded high voltage LDMOS-SCR device with a strong voltage clamp and ESD robustness | |
| US8703547B2 (en) | Thyristor comprising a special doped region characterized by an LDD region and a halo implant | |
| CN108807376B (zh) | 一种低压mos辅助触发scr的双向瞬态电压抑制器 | |
| CN103258814A (zh) | 一种集成电路芯片esd防护用ldmos scr器件 | |
| CN104753055A (zh) | 静电释放保护电路 | |
| CN103151350B (zh) | 集成电路电源轨抗静电保护的触发电路结构 | |
| CN104348148A (zh) | 静电放电箝制电路 | |
| CN105470250A (zh) | 过电压保护设备及方法 | |
| CN104347621A (zh) | 一种多电源系、多封装形式的芯片静电放电保护方法 | |
| CN107894933B (zh) | 支持冷备份应用的cmos输出缓冲电路 | |
| CN114783994A (zh) | 集成电路元件及在静电放电事件中的保护方法 | |
| CN106257787A (zh) | 静电放电保护控制电路及系统 | |
| US9991253B2 (en) | Protection element, protection circuit, and semiconductor integrated circuit | |
| CN201994299U (zh) | 一种静电保护结构 | |
| CN102270658A (zh) | 一种低触发电压低寄生电容的可控硅结构 | |
| US7907374B2 (en) | Electrostatic discharge prevention circuits | |
| CN108649028B (zh) | 静电保护器件 | |
| CN203659859U (zh) | 一种具有高维持电流的环形vdmos结构的esd保护器件 | |
| CN108780794B (zh) | 一种静电放电防护电路 | |
| CN102157517A (zh) | 一种静电保护结构 | |
| CN109979929B (zh) | 一种高压静电放电钳位保护元件及集成电路芯片 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C41 | Transfer of patent application or patent right or utility model | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20151014 Address after: Arizona, USA Patentee after: MICROCHIP TECHNOLOGY Inc. Address before: Cayman Islands Patentee before: British Cayman Islands Business Miley electronic Limited by Share Ltd. Effective date of registration: 20151014 Address after: Cayman Islands Patentee after: British Cayman Islands Business Miley electronic Limited by Share Ltd. Address before: Science Park, Hsinchu, Taiwan, China Road 8, building 4 Patentee before: INTEGRATED SYSTEM SOLUTION CORPORATION |