CN102412855A - 阻抗匹配情况确定方法和设备 - Google Patents

Abstract

本发明实施例公开了一种阻抗匹配情况确定方法和设备，涉及无线通信技术领域，用于节省远端射频单元RRU设备的资源消耗。本发明中，预失真器对第一训练序列信号进行DPD处理；对第二训练序列信号进行DPD处理；功率放大与低噪声放大器LPAL将输入的第一预失真信号进行功率放大处理，将功率放大处理后的耦合信号输出给FPGA；将输入的第二预失真信号进行功率放大处理后输出给天线端口，并将天线端口输入的反射信号输出给现场可编程门阵列FPGA；FPGA统计输入的耦合信号的功率以及反射信号的功率，根据统计结果确定RRU设备的射频口与天线输入口的阻抗匹配情况。采用本发明，能够有效节省RRU设备的资源消耗。

Description

阻抗匹配情况确定方法和设备

技术领域

本发明涉及无线通信领域，尤其涉及一种阻抗匹配情况确定方法和设备。

背景技术

在移动通信系统无线信号输出末端，只有射频口与天线输入口的阻抗完全匹配，才能达到最大功率传输，这在高频更重要。发射机、传输电缆(即馈线)、天线阻抗都关系到功率的传输。驻波比就是表示馈线与天线的阻抗匹配情况。

射频口与天线输入口的阻抗不匹配时，发射机发射的电波将有一部分反射回来，在馈线中产生反射波，反射波到达发射机，最终产生为热量消耗掉。接收时，也会因为不匹配，造成接收信号不好。

在一个传输链路中，当相反方向同时传输两个同频率的信号时，测试时得到的是一个叠加信号，由于两个信号的方向相反，导致叠加信号不再沿某一方向传输，称此信号为驻波。

如图1所示，在射频口与天线输入口的阻抗完全匹配时，将不产生反射波，这样，在馈线里各点的电压振幅是恒定的。不匹配时，前进波(即入射波)与反射波以相反方向传输，在馈线里产生图2所示的电压波形，将驻留在馈线里的电压波形叫做驻波。

驻波比(Voltage Standing Wave Ratio，VSWR)的计算方法如下：

VSWR＝Umax/Umin；

Umax＝Uf+Ub；Umin＝Uf-Ub；

其中，Uf为前进波的电压峰值，Ub为反射波的电压峰值。

回波损耗(Return Loss，RL)和驻波比是描述同一事物的两种参数。回波损耗和驻波比相反，RL越大越好。理论上，信号在同阻抗传输链路中100％通过，当遇到阻抗变化时，部分信号被反射回来，这部分损耗称为回波损耗，如图2所示。

回波损耗有以下三种计算方式：

第一种，最常用的计算方式是按照如下公式通过信号功率计算：

RL＝10 lg P(in)/P(back)；

其中，P(in)为前进波的功率峰值，P(back)为反射波的功率峰值。

第二种，通过测试电压值的变化按照如下公式计算：

RL＝20 lg U(in)/U(back)；

其中，U(in)为前进波的电压峰值，U(back)为反射波的电压峰值。

第三种，通过阻抗值的变化按照如下公式计算：

RL＝20 lg|(Za+Zi)/(Za-Zi)|；

其中，Za为输出阻抗，Zi为输入阻抗。

从上面的公式看出来RL的值越大越好。与回波损耗相反，驻波比的值越小越好。

如果知道VSWR就可以按照如下公式得到RL：

RL＝20 lg(VSWR+1)/(VSWR-1)；

同样的，如果知道RL也可以计算得到VSWR。RL、VSWR、行波系数等的关系如下：

驻波比VSWR＝电压最大值/电压最小值＝Umax/Umin；

行波系数K＝电压最小值/电压最大值＝Umin/Umax＝(入射波振幅-反射波振幅)/(反射波振幅+入射波振幅)；

反射系数T＝反射波振幅/入射波振幅＝(Z1-Z0)/(Z1+Z0)；其中Z0为传输线特性阻抗，Z1为负载阻抗

回波损耗RL＝-20LOG(1/|T|)＝20LOG(|(Z1+Z0)/(Z1-Z0)|；

VSWR＝(1+|T|)/(1-|T|)＝(入射波振幅+反射波振幅)/(入射波振幅-反射波振幅)。

在射频(RF)中阻抗匹配是很重要的，一般用反射系数、行波系数、驻波比和回波损耗四个参数来衡量匹配状况，四个参数之间有固定的数值关系。通常用的较多的是驻波比和回波损耗。下文主要使用VSWR来描述RF中的阻抗匹配情况。

过多的反射功率会降低系统效率，增加设备负荷。被反射的能量越多，发射出去的能量就越少，如下表所示，但小量的反射是可以接受的。

驻波比	发射功率损失％
		1.1	0.23％
1.28r w	0.83％
		1.3	1.70％
1.4	2.78％
		1.5	4.00％
1.7	6.72％
		2.0	11.11％
4.0	36.00％

工程上一般要求驻波比小于1.5，而对于小于1.3的认为比较良好。

对于时分同步码分多址(TD-SCDMA)系统或者长期演进时分双工(LTE-TDD)系统，如果想要测量VSWR就需要获取入射波振幅和反射波振幅。入射波振幅通过输出功率检测(OPD)过程得到，反射波振幅通过反射功率检测(RPD)过程得到。所以通过OPD或者RPD就可以准确测量得到VSWR。现在远端射频单元(RRU)模块测量VSWR的原理如图3和图4所示。

如图3所示，与驻波比检测相关的收发合路单元主要由环形器、射频开关和功率负载来实现，主要完成发射与接收信号在射频上的收发合路与切换功能。当RRU处于接收状态时，射频开关与RX端口导通，与功率负载关断，来自天线滤波器的基站接收信号通过环形器传送给射频开关，再传送给收信单元。当RRU处于发射状态时，发射信号通过耦合器和环形器传送给天线滤波器；射频开关与功率负载导通，与RX端口关断，可以使反射回来的发射功率主要被功率负载吸收，避免烧坏低噪放(LNA)，并且部分反射功率可以被耦合到功率与驻波检测器中进行驻波检测；环形器能够承受较大的发射功率而不致毁坏，并且可以保证良好的线性。

如图4所示，功率检测单元由微带耦合器、功率与驻波检测器和A/D转换器等器件实现，完成RRU射频口的发射功率检测及驻波检测功能，并将检测信息传送给主控模块。在RRU处于发射状态下，发射的正向射频信号通过耦合器传送给功率与驻波检测器，从天线反射回来的反向射频信号通过射频开关传送给功率与驻波检测器。当进行功率检测时，主控模块通过发出触发信号CNVST来控制ADC的转换或保持状态，在转换状态下，功率与驻波检波器将正向射频信号转换成模拟电压传送给ADC进行模数转换，在保持状态下，模数转换后的数字信号通过SPI总线DOUT传送给主控模块。当进行驻波检测时，功率与驻波检测器将正向射频信号和反向射频信号转换成模拟电压，并将转换后的模拟电压做差分比较，得到VSWR。当然，功率与驻波检测器也可以将正向射频信号与反向射频信号的模拟差分电压值，通过ADC经SPI总线传送给主控模块，由主控模块根据模拟差分电压值计算得到VSWR。

随着移动运营商对RRU中的功率放大器(PA)的效率提出了的更高要求，数字预失真(DPD)可以使得PA在频谱满足要求的前提下输出更高的功率。有了DPD，基站设备商可以选择更低成本的PA就能满足设计要求，从而降低了基站的成本；同时由于提高了PA的效率，因此也降低了运营商的运营成本。

如图5所示，数字预失真器是通过模拟PA模型的逆，对发送信号先进行预失真，来抵消信号经过PA时的畸变。具体的，预失真模块将输入信号序列x(n)进行预失真处理后，得到z(n)，PA将z(n)进行功率放大处理后，得到y0(n)，耦合回来的信号经过下变频模块的下变频处理和同步校准模块的时间同步校准处理后，得到y(n)，估计模块根据y(n)和z(n)估算得到新的数字预失真系数a_kq，预失真模块利用新的a_kq进行下一次的预失真处理，预失真模块使用预先设置的a_kq的初始值进行第一次的预失真处理。图5中的函数F如下式所示：

$F\left[x\left(n\right)\right]=\underset{k=1}{\overset{K}{\mathrm{\Σ}}}\underset{q=0}{\overset{Q-1}{\mathrm{\Σ}}}{a}_{\mathrm{kq}}x(n-q){\left|x(n-q)\right|}^{k-1}$

其中，K为非线性个数，Q为记忆级数，K和Q的取值一般为6。

在实现本发明的过程中，发明人发现现有技术中存在以下技术问题：

现有技术中进行OPD和RPD均需要单独的反馈通道和ADC，进而根据OPD和RPD结果计算得到VSWR，这样处理比较耗费RRU设备的资源。

发明内容

本发明实施例提供一种阻抗匹配情况确定方法和设备，用于节省RRU设备的资源消耗。

一种RRU设备，该设备包括：

预失真器，用于在数字预失真DPD系数更新周期到来时，对输入的第一训练序列信号进行DPD处理，将得到的第一预失真信号输出给功率放大与低噪声放大器LPAL；在设定时间后，对输入的第二训练序列信号进行DPD处理，将得到的第二预失真信号输出给LPAL；

LPAL，用于将输入的第一预失真信号进行功率放大处理，将功率放大处理后的耦合信号输出给FPGA；将输入的第二预失真信号进行功率放大处理后输出给天线端口，并将天线端口输入的反射信号输出给FPGA；

FPGA，用于统计输入的耦合信号的功率以及反射信号的功率，根据统计结果确定RRU设备的射频口与天线输入口的阻抗匹配情况。

一种RRU设备中的阻抗匹配确定方法，该方法包括：

预失真器在数字预失真DPD系数更新周期到来时，对输入的第一训练序列信号进行DPD处理，将得到的第一预失真信号输出给功率放大与低噪声放大器LPAL；在设定时间后，对输入的第二训练序列信号进行DPD处理，将得到的第二预失真信号输出给LPAL；

LPAL将输入的第一预失真信号进行功率放大处理，将功率放大处理后的耦合信号输出给FPGA；将输入的第二预失真信号进行功率放大处理后输出给天线端口，并将天线端口输入的反射信号输出给FPGA；

FPGA统计输入的耦合信号的功率以及反射信号的功率，根据统计结果确定RRU设备的射频口与天线输入口的阻抗匹配情况。

可见，本发明通过复用DPD的处理资源，实现了确定RRU设备的射频口与天线输入口的阻抗匹配情况的方案，与现有技术中采用专门的硬件资源进行OPD和PRD，进而确定RRU设备的射频口与天线输入口的阻抗匹配情况的方案相比，本发明复用DPD的处理资源，能够有效节省RRU设备的资源消耗。

附图说明

图1为现有技术中的VSWR的测量方法示意图；

图2为现有技术中的回波损耗示意图；

图3为现有技术中的VSWR相关的收发合路单元示意图；

图4为现有技术中的功率与驻波检测单元示意图；

图5为现有技术中的DPD功能示意图；

图6为本发明实施例提供的BBU设备结构示意图；

图7A为本发明实施例中的LPAL结构示意图；

图7B为本发明实施例中的LPAL结构示意图；

图7C为本发明实施例中的LPAL结构示意图；

图7D为本发明实施例中的LPAL流向示意图；

图8为本发明实施例中的测量周期示意图；

图9为本发明实施例中的DPD处理示意图；

图10为本发明实施例提供的方法流程示意图。

具体实施方式

为了节省确定RRU设备的射频口与天线输入口的阻抗匹配情况时所需要耗费的硬件资源，本发明实施例提供一种远端射频单元RRU设备，本设备中，复用用于进行DPD处理的资源，来确定RRU设备的射频口与天线输入口的阻抗匹配情况。

参见图6，本发明实施例提供的RRU设备，具体包括预失真器、功率放大与低噪声放大器(LPAL)和现场可编程门阵列(FPGA)，其中，

预失真器，用于在数字预失真DPD系数更新周期到来时，对输入的第一训练序列信号进行DPD处理，将得到的第一预失真信号输出给功率放大与低噪声放大器(LPAL)；在设定时间后，对输入的第二训练序列信号进行DPD处理，将得到的第二预失真信号输出给LPAL；

LPAL，用于将输入的第一预失真信号进行功率放大处理，将功率放大处理后的耦合信号输出给现场可编程门阵列(FPGA)；将输入的第二预失真信号进行功率放大处理后输出给天线端口，并将天线端口输入的反射信号输出给FPGA；

FPGA，用于统计输入的耦合信号的功率以及反射信号的功率，根据统计结果确定RRU设备的射频口与天线输入口的阻抗匹配情况。

进一步的，该设备还包括：

射频(RF)发射通道，用于将预失真器输出的第一预失真信号调制为第一射频信号后输出给LPAL；将预失真器输出的第二预失真信号调制为第二射频信号后输出给LPAL；

相应的，LPAL是将RF发射通道输入的第一射频信号进行功率放大处理，将功率放大处理后的耦合信号输出给FPGA；将RF发射通道输入的第二射频信号进行功率放大处理后输出给天线端口，并将天线端口输入的反射信号输出给FPGA。

进一步的，该设备还包括RF反馈通道和ADC，其中：

RF反馈通道，用于将LPAL输出的耦合信号进行下变频、滤波和增益控制处理后输出给模数转换器(ADC)；将LPAL输出的反射信号进行下变频、滤波和增益控制处理后输出给ADC；

ADC，用于将RF反馈通道输入的耦合信号进行模数转换处理后输出给FPGA，将RF反馈通道输入的反射信号进行模数转换处理后输出给FPGA；

相应的，FPGA是统计ADC输入的耦合信号的功率以及反射信号的功率，根据统计结果确定RRU设备的射频口与天线输入口的阻抗匹配情况。

具体的，FPGA包括：

控制模块，用于在所述DPD系数更新周期到来时，向LPAL发送OPD开启信号(OPD_SEL)，在所述设定时间后，向LPAL发送RPD开启信号(RPD_SEL)；

相应的，如图7A所示，所述LPAL包括：功放、第一耦合器、第一合路开关、第二合路开关、环行器、射频开关、第二耦合器和功率负载；其中：

功放与第一耦合器相连，第一耦合器的输出端与环行器相连，第一耦合器的耦合端与第一合路开关相连，第一合路开关与第二合路开关相连；环行器的输出端与天线端口相连；环行器的环行端与射频开关相连，射频开关与第二耦合器相连，第二耦合器的耦合端与第一合路开关相连，第二耦合器的输出端与功率负载相连；

第二合路开关在BBU设备处于发射状态时，与第一合路开关连通，射频开关在BBU设备处于发射状态时，与第二耦合器连通；

第一合路开关在接收到OPD开启信号后，与第一耦合器连通，功放将从LPAL的输入端(TXn)输入的第一预失真信号进行功率放大处理后输出给第一耦合器，第一耦合器将功率放大处理后的信号输出给环行器，环行器将该信号输出给天线滤波器，天线滤波器将该信号进行滤波处理后输出给天线端口，天线端口将该信号发射出去；同时，第一耦合器还将从输出给环行器的信号中耦合到的耦合信号输出给第一合路开关，耦合信号经过第一合路开关和第二合路开关后从LPAL的输出端(RXn)输出；

如图7B所示，第一合路开关在接收到RPD开启信号后，与第二耦合器连通，功放将从TXn输入的第二预失真信号进行功率放大处理后通过第一耦合器和环行器输出给天线端口，天线端口将该信号发射出去；之后，天线端口输入反射回来的反射信号，该反射信号经过环行器和射频开关到达第二耦合器，第二耦合器将反射信号输出给功率负载；同时，第二耦合器还将从输出给功率负载的信号中耦合到的反射信号输出给第一合路开关，反射信号经过第一合路开关和第二合路开关后从LPAL的RXn输出。

进一步的，LPAL还包括：低噪声放大器、声表滤波器、增益控制器，其中：

增益控制器的输入端与射频开关相连，增益控制器的输出端与声表滤波器的输入端相连，声表滤波器的输出端与低噪声放大器的输入端相连，低噪声放大器的输出端与第二合路开关相连；

如图7C所示，第二合路开关在BBU设备处于接收状态时，与低噪声放大器连通，射频开关在BBU设备处于接收状态时，与增益控制器连通；

天线端口输入的业务信号经过环行器、射频开关、增益控制器、声表滤波器、低噪声放大器和第二合路开关后从RXn输出。

LPAL的信号流向可参见图7D。

进一步的，FPGA还包括同步校准模块、反馈功率统计模块和确定单元，其中：

同步校准模块，用于对输入的耦合信号进行时间校准处理后输出给反馈功率统计模块，时间校准处理后的耦合信号与第一预失真信号保持时间同步；对输入的反射信号进行时间校准处理后输出给反馈功率统计模块，时间校准处理后的反射信号与第二预失真信号保持时间同步；

反馈功率统计模块，用于统计输入的耦合信号和反射信号的功率；

确定单元，用于根据反馈功率统计模块的统计结果确定VSWR值和/或RL值。

具体的，反馈功率统计模块用于：

首先，采用如下公式确定输入的耦合信号或反射信号的平均幅度值：

$\mathrm{rx}\_\mathrm{pwr}\_\mathrm{mean}=\frac{\underset{t}{\overset{\mathrm{len}+t}{\mathrm{\Σ}}}{\left|y0\left(t\right)\right|}^2}{\mathrm{len}}=\frac{\underset{t}{\overset{\mathrm{len}+t}{\mathrm{\Σ}}}{\mathrm{yi}}^2\left(t\right)+y{q}^2\left(t\right)}{\mathrm{len}}$

其中，y0(t)为同步校准模块输出的耦合信号或反射信号；yi(t)为该耦合信号或反射信号在I方向上的分量，yq(t)为该耦合信号或反射信号在Q方向上的分量；len为同步校准模块输出的耦合信号或反射信号的长度；

然后，根据确定的耦合信号的平均幅度值，得到该耦合信号的平均功率值，根据确定的反射信号的平均幅度值，得到该反射信号的平均功率值。

相应的，确定单元用于：

按照如下公式计算RL值：

$\mathrm{RL}=10*\log {10}_{10}\left(\frac{\mathrm{fb}\_\mathrm{pwr}\_\mathrm{opd}}{\mathrm{fb}\_\mathrm{pwr}\_\mathrm{rpd}}\right)$

其中，fb_pwr_opd为所述耦合信号的平均功率值，fb_pwr_rpd为所述反射信号的平均功率值。

确定单元还可用于：

按照如下公式计算VSWR值：

RL＝20 lg(VSWR+1)/(VSWR-1)。

进一步的，FPGA还包括解调器和低通滤波器，其中：

解调器，用于对ADC输出的耦合信号进行正交解调处理，并输出正交解调处理后得到的耦合信号；对ADC输出的反射信号进行正交解调处理，并输出正交解调处理后得到的反射信号；

低通滤波器，用于对解调器输出的耦合信号进行低通滤波处理，并向同步校准模块输出低通滤波处理后的耦合信号；对解调器输出的反射信号进行低通滤波处理，并向同步校准模块输出低通滤波处理后的反射信号。

进一步的，FPGA还包括判断模块、增益调整模块和系数估计模块，其中：

判断模块，用于判断控制模块最近一次发出了OPD开启信号或RPD开启信号；

增益调整模块，用于在判断模块判断控制模块最近一次发出了OPD开启信号时，将反馈功率统计模块输出的耦合信号进行增益调整后输出给系数估计模块；

系数估计模块，用于根据输入的耦合信号估算出DPD系数，将该DPD系数输出给预失真器。预失真器利用输入的DPD系数进行DPD系数的更新。

进一步的，增益调整模块还用于：

将反馈功率统计模块输出的耦合信号与第一预失真信号进行幅度校准，使得耦合信号的幅度与第一预失真信号的幅度一致。

进一步的，该设备还包括训练序列输入模块和训练序列功率统计模块，其中：

训练序列输入模块，用于在所述DPD系数更新周期到来时，向训练序列功率统计模块输入第一训练序列信号；在所述设定时间后，向训练序列功率统计模块输入第二训练序列信号；

训练序列功率统计模块，用于调整第一训练序列信号和第二训练序列信号的幅度，调整后的第一训练序列信号和第二训练序列信号的幅度大于业务信号的幅度、并且小于1dbc；将调整后的第一训练序列信号和第二训练序列信号输出给预失真器。调整后的第一训练序列信号和第二训练序列信号的幅度可以为：-13dBFS。这样使得在统计耦合信号和反射信号的功率时，由于统计信号的功率太小而造成统计结果不准确的问题得到根本解决。

本发明中，DPD系数更新周期可以设置为20分钟。

参见图10，本发明实施例还提供一种RRU设备中的阻抗匹配确定方法，具体包括以下步骤：

步骤80：预失真器在数字预失真DPD系数更新周期到来时，对输入的第一训练序列信号进行DPD处理，将得到的第一预失真信号输出给功率放大与低噪声放大器LPAL；在设定时间后，对输入的第二训练序列信号进行DPD处理，将得到的第二预失真信号输出给LPAL；

步骤81：LPAL将输入的第一预失真信号进行功率放大处理，将功率放大处理后的耦合信号输出给FPGA；将输入的第二预失真信号进行功率放大处理后输出给天线端口，并将天线端口输入的反射信号输出给FPGA；

步骤82：FPGA统计输入的耦合信号的功率以及反射信号的功率，根据统计结果确定RRU设备的射频口与天线输入口的阻抗匹配情况。

步骤80中，将得到的第一预失真信号输出给LPAL，其具体实现可以如下：

预失真器将得到的第一预失真信号输出给射频RF发射通道，RF发射通道将第一预失真信号调制为射频信号后输出给LPAL。

步骤80中，将得到的第二预失真信号输出给LPAL，其具体实现可以如下：

预失真器将得到的第二预失真信号输出给射频RF发射通道，RF发射通道将第二预失真信号调制为射频信号后输出给LPAL。

步骤81中，将功率放大处理后的耦合信号输出给FPGA，其具体实现可以如下：

LPAL将功率放大处理后的耦合信号输出给RF反馈通道，RF反馈通道将输入的耦合信号进行下变频、滤波和增益控制处理后输出给模数转换器ADC；ADC将输入的耦合信号进行模数转换处理后输出给FPGA。

步骤81中，将天线端口输入的反射信号输出给FPGA，其具体实现可以如下：

LPAL将天线端口输入的反射信号输出给RF反馈通道，RF反馈通道将输入的反射信号进行下变频、滤波和增益控制处理后输出给模数转换器ADC；ADC将输入的反射信号进行模数转换处理后输出给FPGA。

步骤81中，在LPAL将输入的第一预失真信号进行功率放大处理、将功率放大处理后的耦合信号输出给FPGA之前，FPGA在所述DPD系数更新周期到来时，向LPAL发送OPD开启信号；在所述设定时间后，向LPAL发送RPD开启信号；相应的，LPAL在接收到OPD开启信号后，将输入的第一预失真信号进行功率放大处理，并输出耦合到的功率放大处理后的耦合信号；LPAL在接收到RPD开启信号后，将输入的第二预失真信号进行功率放大处理后输出给天线端口，并输出天线端口输入的反射信号。

步骤82中，FPGA统计输入的耦合信号的功率以及反射信号的功率、根据统计结果确定RRU设备的射频口与天线输入口的阻抗匹配情况，其具体实现可以如下：

FPGA对输入的耦合信号进行时间校准处理后，时间校准处理后的耦合信号与第一预失真信号保持时间同步；对输入的反射信号进行时间校准处理，时间校准处理后的反射信号与第二预失真信号保持时间同步；FPGA统计时间校准处理后的耦合信号和反射信号的功率；FPGA根据功率统计结果确定VSWR值和/或RL值，根据VSWR值和/或RL值确定RRU设备的射频口与天线输入口的阻抗匹配情况。

上述FPGA统计时间校准处理后的耦合信号和反射信号的功率，其具体实现可以如下：

首先，FPGA采用如下公式确定时间校准处理后的耦合信号或反射信号的平均幅度值：

$\mathrm{rx}\_\mathrm{pwr}\_\mathrm{mean}=\frac{\underset{t}{\overset{\mathrm{len}+t}{\mathrm{\Σ}}}{\left|y0\left(t\right)\right|}^2}{\mathrm{len}}=\frac{\underset{t}{\overset{\mathrm{len}+t}{\mathrm{\Σ}}}{\mathrm{yi}}^2\left(t\right)+y{q}^2\left(t\right)}{\mathrm{len}}$

其中，y0(t)为同步校准模块输出的耦合信号或反射信号；yi(t)为该耦合信号或反射信号在I方向上的分量，yq(t)为该耦合信号或反射信号在Q方向上的分量；len为同步校准模块输出的耦合信号或反射信号的长度；

然后，FPGA根据确定的耦合信号的平均幅度值，得到该耦合信号的平均功率值，根据确定的反射信号的平均幅度值，得到该反射信号的平均功率值。

FPGA可以按照如下公式计算RL值：

$\mathrm{RL}=10*{\log 10}_{10}\left(\frac{\mathrm{fb}\_\mathrm{pwr}\_\mathrm{opd}}{\mathrm{fb}\_\mathrm{pwr}\_\mathrm{rpd}}\right)$

其中，fb_pwr_opd为所述耦合信号的平均功率值，fb_pwr_rpd为所述反射信号的平均功率值。

在得到RL值后，FPGA可以按照如下公式计算VSWR值：

RL＝20 lg(VSWR+1)/(VSWR-1)。

在FPGA统计输入的耦合信号的功率值之后，FPGA可以将耦合信号进行增益调整，根据增益调整后的耦合信号估算出DPD系数，将该DPD系数输出给预失真器；预失真器利用输入的DPD系数进行DPD系数的更新。

较佳的，在预失真器对输入的第一训练序列信号进行DPD处理之前，可以调整第一训练序列信号的幅度，调整后的第一训练序列信号的幅度大于业务信号的幅度、并且小于1dbc；以及，在预失真器对输入的第二训练序列信号进行DPD处理之前，调整第二训练序列信号的幅度，调整后的第二训练序列信号的幅度大于业务信号的幅度、并且小于1dbc。调整后的第一训练序列信号和第二训练序列信号的幅度可以为：-13dBFS。

下面对本发明进行具体说明：

本发明利用DPD反馈通道测量OPD，RPD等测试指标。同时利用DPD软件计算VSWR得到最终结果，通过三个步骤依次说明其处理过程。

第一：传递OPD/RPD信息的硬件环境：

图6是物理层信号(TD-SCDMA信号和TD-LTE的混合信号)通过DUC处理，完成数字上变频后，进行多载波叠加，叠加后的中频信号削峰，削峰完成的信号进入高速预失真器，预失真的信号进入DAC。模拟信号混频滤波后进入LPAL模块，完成信号的放大。

数字预失真反馈链路主要有功分器，下变频器，低通滤波器，中频放大器组成。完成将功放(PA)上耦合回来的PA输出信号(耦合度一般是25dBc)反馈给后端ADC，耦合回来的射频信号通过混频器下变频到中频，给FPGA做DPD处理。反馈通道增益预算时按照LPA输出43dBm，ADC输入功率-2dBm预算，反馈功率需要设计合理，如果反馈信号功率过高，反馈信号峰值功率就会超过ADC的饱和点。如果采样功率过低，ADC采集到的有效信号少。为此通过调整反馈PGC，使得反馈信号功率(OPD，DPD)可以保持在-20DBFS左右。

如图7A和7B所示，图6中的LPAL发射单元主要由两级放大器组成，完成多载波信号放大功能，接收单元主要有两级放大器构成，完成上行信号接收低噪声放大功能，RF单刀双掷开关。LPAL中的DPD反馈回路、RPD反馈回路与RX回路合路单元主要由环形器和RF开关构成，链路中分别使用了环行器、RF单刀双掷开关、高功率RF开关，反馈信号主要有25dB微带定向耦合器和PI型衰减器构成。

合路单元由环形器、高功率射频开关、合路开关1，2、定向耦合器以及功率负载来实现，主要完成发射与接收信号在射频上的收发合路与切换；DPD&OPD与RPD的合路。当LPAL处于接收状态时，射频开关与RX端口导通，与功率负载关断，来自天线滤波器的基站接收信号通过环形器传送给射频开关，再传送给低噪放。当LPAL处于发射状态时，发射信号通过耦合器和环形器传送给天线滤波器；射频开关与50Ω功率负载导通，与RX端口关断，可以将反射回来的发射功率被功率负载吸收，避免烧坏LNA；环形器能够承受较大的发射功率而不致毁坏，并且可以保证良好的线性。

合路开关1通过DPD_RPD_SEL信号控制反馈通道在发射时隙与DPD&OPD通路或RPD通路连通。实际上也是DPD模块控制DPD_RPD_SEL信号，如果DPD模块在选择RPD时，在接收反馈信号时不再做DPD系数的更新，仅仅完成同步校准和功率统计。

在接收通道工作时，除末级功放Vgs1保持打开外，发射通道放大器的电源全部关断，以降低功耗，同时避免向外辐射功率。另外，由于环形器(25dBc的隔离度)和射频开关的隔离度受限，在接收通道工作时关断发射通道也是为了避免接收信号耦合到发射通道上，引起循环放大。

接收通道输入端有一个单刀双掷射频开关，其第三端接有50ohm功率负载。射频开关确保在LPA处于下行发射状态时，隔离接收通道的前级。特别是当LPA下行输出端由于电缆连接或其它问题引起驻波恶化时，射频开关可以避免反射回来的大功率信号损坏接收通道的LNA。50ohm功率负载可以吸收反射回来的大功率信号，吸收的能量通过散热传递出去，同时改善环行器端口匹配，避免LPA下行输出端驻波恶化，通过定向耦合器2把反射的信号打到合路开关1。

此时保持同样的增益，FPGA控制PA开关打到RPD通道上，同时DPD内部模块的开关也选择RPD，也就是对反馈的信号完成同步校准和反馈信号功率统计以后，不再进行DPD系数的更新，这是由于反射的信号不能有效的反映功放的特性。

第二：传递OPD/RPD信号统计和软件计算：

2.1OPD，RPD的周期性控制

根据DPD的需求，周期性的更新DPD系数。DPD系数更新的周期性也同时用于OPD/RPD的周期性的测量，如图8所示。

DPD软件中的控制模块决定本次采集的是功放的耦合信号还是天线端口的反射信号，此时FPGA控制的开关打到了OPD/DPD通道上，OPD并不需要单独计算，再计算DPD系数时就包含了输出功率的大小，首先反馈信号和发射信号进行相关运算，精确计算反馈信号的时延，这样就可以精确的确定发送信号的起始地址。这是由于控制模块通过OPD_RPD_SEL来发送控制命令控制LPAL中的合路开关1，合路开关2和射频开关。

OPD和RPD的测量复用到了DPD的部分软件计算，OPD/RPD的测量首先都需要完成解调和同步处理后，才开始测量OPD/RPD，参照2.2节。

2.2反馈信号的下变频和同步控制

FPGA接收到的反馈信号pa_date：pa_data＝I·cos(ω₁t)-Q·sin(ω₁t)

通过如下的正交解调使得反馈回来的实数信号变成复数信号，

I_in＝pa_data·cos(-ω₁t)

Q_in＝pa_data·sin(-ω₁t)

所以在正交解调后还剩下镜像，为此通过一个低通滤波器滤出镜像：

$\mathrm{conv}\left\{\right[I_{\mathrm{in}}+Q_{\mathrm{in}}\·j],h\}==\frac{1}{2}\·I+\frac{1}{2}Q\·j$

conv表示卷积运算。

这样就得到了原始发送的信号，滤出完成镜像后的信号频谱如下：

镜像被削除以后，需要对信号进行精确时延的调整。时延的校准可以通过相关来完成，算法如下：

$\mathrm{corr}\_\mathrm{data}\left(m\right)=\mathrm{xcorr}(\mathrm{pa}\_\mathrm{data},\mathrm{if}\_\mathrm{data})$

$=E\{\mathrm{pa}\_\mathrm{dat}{a}_{n+m},\mathrm{conj}(\mathrm{if}\_\mathrm{dat}{a}_n)\}$

$=\underset{n=N-m-1}{\overset{0}{\mathrm{\Σ}}}\mathrm{pa}\_\mathrm{dat}{a}_{N-n-m-1}\·\mathrm{conj}(\mathrm{if}\_{\mathrm{data}}_n),m\≥0$

Pa_data为图6中的y₀(n)，if_data为图6中的z(n)。conj为共轭运算。N的取值可以为4096，m在0-4096中取值。

也可以利用FFT/IFF来进行快速相关处理：

corr_data＝IFFT(FFT(pa_data)·conj(FFT(if_data)))

然后对相关数据求取最大数值value。

[value，index]＝max(|corr_data(m)|)

同时计算得到的时延index＝value-N，利用index可以更新粗时延模块，使得粗时延模块更精确。

调整反馈回来信号的时延，设置预失真的数据长度为length

y0＝Pa_data(index-N：length+index-N)。为length反馈信号的长度。

2.3反馈信号功率和驻波比(回波损耗)的测量

反馈信号获得精确同步以后，通过如下公司计算反馈功率的增益，

${\mathrm{fb}\_\mathrm{pwr}}_{\mathrm{dBFS}}=10*{\log }_{10}\left(\frac{\underset{t}{\overset{\mathrm{len}}{\mathrm{\Σ}}}{\left|y0\left(t\right)\right|}^2}{2^{30}*\mathrm{len}}\right)=10*{\log }_{10}\left(\frac{\underset{t}{\overset{\mathrm{len}}{\mathrm{\Σ}}}{\mathrm{yi}}^2\left(t\right)+{\mathrm{yq}}^2\left(t\right)}{2^{30}*\mathrm{len}}\right)$

其中反馈信号功率累加和是：rx_pwr

$\mathrm{rx}\_\mathrm{pwr}=\underset{t}{\overset{\mathrm{len}+t}{\mathrm{\Σ}}}{\left|y0\left(t\right)\right|}^2=\underset{t}{\overset{\mathrm{len}+t}{\mathrm{\Σ}}}{\mathrm{yi}}^2\left(t\right)+{\mathrm{yq}}^2\left(t\right)$

反馈信号的平均幅度：

$\mathrm{rx}\_\mathrm{pwr}\_\mathrm{mean}=\frac{\underset{t}{\overset{\mathrm{len}+t}{\mathrm{\Σ}}}{\left|y0\left(t\right)\right|}^2}{\mathrm{len}}=\frac{\underset{t}{\overset{\mathrm{len}+t}{\mathrm{\Σ}}}{\mathrm{yi}}^2\left(t\right)+{\mathrm{yq}}^2\left(t\right)}{\mathrm{len}}$

通过上述公式分别计算出功放的输出功率和反射功率fb_pwr_opd，fb_pwr_rpd，

通过两次反馈回来的信号计算回波损耗(RL)：

$\mathrm{RL}=10*\log {10}_{10}\left(\frac{\mathrm{fb}\_\mathrm{pwr}\_\mathrm{opd}}{\mathrm{fb}\_\mathrm{pwr}\_\mathrm{rpd}}\right)$

对于TD-SCDMA系统或者LTE-TDD系统，RL只要大于20dBc，就认为系统满足驻波比的要求。这种简化的回波损耗的计算，避免了过多公式的推导，认为OPD和RPD测量的信号通过了基本相同的硬件通道，唯一的区别仅仅是LPAL模块中RPD多走了一个环形器，高功率射频开关。其余的路径都是一样的，例如都途径了25dBc衰减的耦合器，合路开关1，合路开关2，射频通道。所以在DPD软件中的这种简化运算就可用相对准确的计算得到RL。

2.4OPD，RPD在DPD内部软硬件模块的复用

DPD捕获通道获取ADC反馈的信号，捕获的信息存储在FPGA硬件存储单元中(BRAM)，这段硬件存储信息，软件(软件可运行在FPGA的软核：MicroBlaze上，也可用DSP芯片)可以读取这段硬件的存储信息。软件根据读到的信息，来完成上述下变频，同步，功率统计，RL的计算，软硬件交互的处理如图9所示：

DPD外部接口包括和CFR接口，DAC接口和反馈ADC接口。DPD通过EMIFA进行DSP软件和FPGA硬件通信。DPD硬件功能划分：

第一部分：DPD数据捕获通道；

第二部分：DPD前向通道；

第三部分：DPD反向通道(数据存储和LUT系数更新模块)。

硬件处理流程：

步骤1：数字上变频器(DUC)或者峰值因子消除器(CFR)处理完成的信号，通过DPD前向通道完成输入数据的预失真处理，预失真处理后的信号作为DPD信号输出。

步骤2：DPD前向通道将输入数据的幅度作为LUT的地址送给DPD反向通道，DPD反向通道根据LUT地址得到此幅度下的LUT数值。DPD反向通道将此LUT数值再次传递给DPD前向通道。

步骤3：DPD捕获通道根据采集模式决定采集反馈信号或者发射信号的方式以及时机，然后把需要采集信号的地址和数据发送给DPD反向通道。

DPD软件需要完成的功能是对采集的反馈信号进行下变频率处理，发射信号和反馈信号进行相关后完成对反馈信号的同步校准，此时计算反馈信号的功率得到系统需要的VSWR参数，如果测量的是OPD，幅度校准以后的信号需要继续进行DPD其他处理，包括DPD系数计算，LUT系数的更新等操作。

图9中DAC IF为射频发射通道，ADC IF为射频反馈通道。

3.1信号在DPD前后功率一致：

反馈ADC有可能是11BIT或者12BIT，DPD模块接收到反馈信号的时候会补齐到16BIT。同时有一个符号位，所以反馈信号的格式是Q16·15，上面的公式就是按照上面的要求测量得到的。

DPD采用的是MP(Memory-Polynomial)模型，是Volterra级数的一个特例，如下式所示

$F\left[x\left(n\right)\right]=\underset{k=1}{\overset{K}{\mathrm{\Σ}}}\underset{m=0}{\overset{M-1}{\mathrm{\Σ}}}{w}_{\mathrm{km}}x(n-m){\left|x(n-m)\right|}^{k-1}$

DPD系数更新过程的目标就是要求得预失真模型|F(·)|，DPD系数的求取是通过反馈信号和发射信号对比得到，反馈信号Y和发射信号Z完成时延校准以后，需要进行幅度的校准，使得|y|＝|z|，这样在自适用滤波之前，反馈信号和发射信号幅度基本一致，所以评估得到的多项式处理函数|F(·)|＝|·|并不会改变信号的幅度。从而推导出高速预失真器输出信号F(x)和输入信号x幅度保持不变，既：|F(x)|＝|x|，这样满足了DPD输出前后功率保持恒定的特点，DPD不会改变信号功率的要求得到满足。

3.2功放对信号增益的影响：

功放的传输特性一般用AM-AM和AM-PM曲线来表征。其中AM-AM曲线也可以用AM-Gain曲线来表征。AM-AM曲线表征功放输入与输出平均功率对应关系，AM-PM反映功放输入平均功率与相位变化关系。

一般获取功放传输特性曲线的方法是根据输入信号X和反馈信号Y获取。

$\mathrm{AM}=20*{\log 10}_{10}\left(\frac{\left|\right|y\left|\right|}{\left|\right|x\left|\right|}\right)...\mathrm{AM}-\mathrm{AM}:\mathrm{plot}\left(\right|\left|x\right||,\mathrm{AM},\′.\′)$

$\mathrm{PM}=\mathrm{angle}\left(\frac{y}{x}\right)...\mathrm{AM}-\mathrm{PM}:\mathrm{plot}\left(\right|\left|t\right||,\mathrm{PM},\′.\′)$

功放反馈回来的信号随着输入信号的增加，平均增益稍有下降，但最大不会超过1.5dBc，一般可用控制在1dB压缩点之内。所以从功放耦合回来的信号对增益不会有太大的调整。

3.3训练信号幅度的选取：

训练序列的功率根据定标关系得到，一般可以设置为train_pwr_dBFS＝-13dBFS左右作为基准，如果发送信号按照16比特来传送，最大幅度是16000左右。

通过寄存器的控制对训练序列的幅度进行上下调整。使用255(′FF′)个数值来进行幅度的调整，调整精度是0.05dB，那么调整范围是0.05*255＝12.75dB。训练序列的功率一般要高于业务信号的功率，但是不能超过1dBc。由于业务信号的功率DPD模块无法控制，所以通过调整训练序列的功率使得训练序列的功率稍高于业务信号的功率。这样在统计OPD，RPD时不会由于统计信号的功率太小而显得不准确的问题得到根本解决。

综上，本发明的有益效果包括：

本发明实施例提供的方案中，预失真器在数字预失真DPD系数更新周期到来时，对输入的第一训练序列信号进行DPD处理，将得到的第一预失真信号输出给功率放大与低噪声放大器LPAL；在设定时间后，对输入的第二训练序列信号进行DPD处理，将得到的第二预失真信号输出给LPAL；LPAL将输入的第一预失真信号进行功率放大处理，将功率放大处理后的耦合信号输出给FPGA；将输入的第二预失真信号进行功率放大处理后输出给天线端口，并将天线端口输入的反射信号输出给FPGA；FPGA统计输入的耦合信号的功率以及反射信号的功率，根据统计结果确定RRU设备的射频口与天线输入口的阻抗匹配情况。可见，本发明通过复用DPD的处理资源，实现了确定RRU设备的射频口与天线输入口的阻抗匹配情况的方案，与现有技术中采用专门的硬件资源进行OPD和PRD，进而确定RRU设备的射频口与天线输入口的阻抗匹配情况相比，本发明复用DPD的处理资源来确定RRU设备的射频口与天线输入口的阻抗匹配情况，能够有效节省RRU设备的处理资源。

本发明是参照根据本发明实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的FPGA以产生一个机器，使得通过计算机或其他可编程数据处理设备的FPGA执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。

这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。

这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。

尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (22)

1.一种远端射频单元RRU设备，其特征在于，该设备包括：

预失真器，用于在数字预失真DPD系数更新周期到来时，对输入的第一训练序列信号进行DPD处理，将得到的第一预失真信号输出给功率放大与低噪声放大器LPAL；在设定时间后，对输入的第二训练序列信号进行DPD处理，将得到的第二预失真信号输出给LPAL；

LPAL，用于将输入的第一预失真信号进行功率放大处理，将功率放大处理后的耦合信号输出给现场可编程门阵列FPGA；将输入的第二预失真信号进行功率放大处理后输出给天线端口，并将天线端口输入的反射信号输出给FPGA；

FPGA，用于统计输入的耦合信号的功率以及反射信号的功率，根据统计结果确定RRU设备的射频口与天线输入口的阻抗匹配情况。

2.如权利要求1所述的设备，其特征在于，该设备还包括：

射频RF发射通道，用于将预失真器输出的第一预失真信号和第二预失真信号调制为射频信号后输出给LPAL。

3.如权利要求1所述的设备，其特征在于，该设备还包括：

RF反馈通道，用于将LPAL输出的耦合信号和反射信号进行下变频、滤波和增益控制处理后输出给模数转换器ADC；

ADC，用于将输入的耦合信号和反射信号进行模数转换处理后输出给FPGA。

4.如权利要求1所述的设备，其特征在于，所述FPGA包括：

控制模块，用于在所述DPD系数更新周期到来时，向LPAL发送输出功率检测OPD开启信号，在所述设定时间后，向LPAL发送反射功率检测RPD开启信号；

所述LPAL包括：功放、第一耦合器、第一合路开关、第二合路开关、环行器、射频开关、第二耦合器和功率负载；其中：

功放与第一耦合器相连，第一耦合器的输出端与环行器相连，第一耦合器的耦合端与第一合路开关相连，第一合路开关与第二合路开关相连；环行器的输出端与天线端口相连；环行器的环行端与射频开关相连，射频开关与第二耦合器相连，第二耦合器的耦合端与第一合路开关相连，第二耦合器的输出端与功率负载相连；

第二合路开关在BBU设备处于发射状态时，与第一合路开关连通，射频开关在BBU设备处于发射状态时，与第二耦合器连通；

第一合路开关在接收到OPD开启信号后，与第一耦合器连通，功放将输入的第一预失真信号进行功率放大处理后输出给第一耦合器，第一耦合器将耦合到的耦合信号通过第一合路开关和第二合路开关输出；

第一合路开关在接收到RPD开启信号后，与第二耦合器连通，功放将输入的第二预失真信号进行功率放大处理后通过第一耦合器和环行器输出给天线端口；天线端口输入的反射信号经过环行器和射频开关到达第二耦合器，第二耦合器将耦合到的反射信号通过第一合路开关和第二合路开关输出。

5.如权利要求4所述的设备，其特征在于，所述LPAL还包括：低噪声放大器、声表滤波器、增益控制器，其中：

增益控制器的输入端与射频开关相连，增益控制器的输出端与声表滤波器的输入端相连，声表滤波器的输出端与低噪声放大器的输入端相连，低噪声放大器的输出端与第二合路开关相连；

第二合路开关在BBU设备处于接收状态时，与低噪声放大器连通，射频开关在BBU设备处于接收状态时，与增益控制器连通；

天线端口输入的业务信号经过环行器、射频开关、增益控制器、声表滤波器、低噪声放大器和第二合路开关后输出。

6.如权利要求4所述的设备，其特征在于，所述FPGA还包括：

同步校准模块，用于对输入的耦合信号进行时间校准处理后输出给反馈功率统计模块，时间校准处理后的耦合信号与第一预失真信号保持时间同步；对输入的反射信号进行时间校准处理后输出给反馈功率统计模块，时间校准处理后的反射信号与第二预失真信号保持时间同步；

反馈功率统计模块，用于统计输入的耦合信号和反射信号的功率；

确定单元，用于根据反馈功率统计模块的统计结果确定电压驻波比VSWR值和/或回波损耗RL值。

7.如权利要求6所述的设备，其特征在于，所述反馈功率统计模块用于：

采用如下公式确定输入的耦合信号或反射信号的平均幅度值：

$\mathrm{rx}\_\mathrm{pwr}\_\mathrm{mean}=\frac{\underset{t}{\overset{\mathrm{len}+t}{\mathrm{\Σ}}}{\left|y0\left(t\right)\right|}^2}{\mathrm{len}}=\frac{\underset{t}{\overset{\mathrm{len}+t}{\mathrm{\Σ}}}{\mathrm{yi}}^2\left(t\right)+y{q}^2\left(t\right)}{\mathrm{len}}$

其中，y0(t)为同步校准模块输出的耦合信号或反射信号；yi(t)为该耦合信号或反射信号在I方向上的分量，yq(t)为该耦合信号或反射信号在Q方向上的分量；len为同步校准模块输出的耦合信号或反射信号的长度；

根据确定的耦合信号的平均幅度值，得到该耦合信号的平均功率值，根据确定的反射信号的平均幅度值，得到该反射信号的平均功率值。

8.如权利要求7所述的设备，其特征在于，所述确定单元用于：

按照如下公式计算RL值：

$\mathrm{RL}=10*\log {10}_{10}\left(\frac{\mathrm{fb}\_\mathrm{pwr}\_\mathrm{opd}}{\mathrm{fb}\_\mathrm{pwr}\_\mathrm{rpd}}\right)$

其中，fb_pwr_opd为所述耦合信号的平均功率值，fb_pwr_rpd为所述反射信号的平均功率值。

9.如权利要求8所述的设备，其特征在于，所述确定单元用于：

按照如下公式计算VSWR值：

RL＝20 lg(VSWR+1)/(VSWR-1)。

10.如权利要求4所述的设备，其特征在于，所述FPGA进一步包括：

判断模块，用于判断控制模块最近一次发出了OPD开启信号或RPD开启信号；

增益调整模块，用于在判断模块判断控制模块最近一次发出了OPD开启信号时，将反馈功率统计模块输出的耦合信号进行增益调整后输出给系数估计模块；

系数估计模块，用于根据输入的耦合信号估算出DPD系数，将该DPD系数输出给预失真器；

预失真器，用于利用输入的DPD系数进行DPD系数的更新。

11.如权利要求1所述的设备，其特征在于，该设备还包括：

训练序列输入模块，用于在所述DPD系数更新周期到来时，向训练序列功率统计模块输入第一训练序列信号；在所述设定时间后，向训练序列功率统计模块输入第二训练序列信号；

训练序列功率统计模块，用于调整第一训练序列信号和第二训练序列信号的幅度，调整后的第一训练序列信号和第二训练序列信号的幅度大于业务信号的幅度、并且小于1dbc；将调整后的第一训练序列信号和第二训练序列信号输出给预失真器。

12.一种远端射频单元RRU设备中的阻抗匹配确定方法，其特征在于，该方法包括：

预失真器在数字预失真DPD系数更新周期到来时，对输入的第一训练序列信号进行DPD处理，将得到的第一预失真信号输出给功率放大与低噪声放大器LPAL；在设定时间后，对输入的第二训练序列信号进行DPD处理，将得到的第二预失真信号输出给现场可编程门阵列LPAL；

LPAL将输入的第一预失真信号进行功率放大处理，将功率放大处理后的耦合信号输出给FPGA；将输入的第二预失真信号进行功率放大处理后输出给天线端口，并将天线端口输入的反射信号输出给FPGA；

FPGA统计输入的耦合信号的功率以及反射信号的功率，根据统计结果确定RRU设备的射频口与天线输入口的阻抗匹配情况。

13.如权利要求12所述的方法，其特征在于，所述将得到的第一预失真信号输出给LPAL包括：

预失真器将得到的第一预失真信号输出给射频RF发射通道，RF发射通道将第一预失真信号调制为射频信号后输出给LPAL；

所述将得到的第二预失真信号输出给LPAL包括：

预失真器将得到的第二预失真信号输出给射频RF发射通道，RF发射通道将第二预失真信号调制为射频信号后输出给LPAL。

14.如权利要求12所述的方法，其特征在于，所述将功率放大处理后的耦合信号输出给FPGA包括：

LPAL将功率放大处理后的耦合信号输出给RF反馈通道，RF反馈通道将输入的耦合信号进行下变频、滤波和增益控制处理后输出给模数转换器ADC；ADC将输入的耦合信号进行模数转换处理后输出给FPGA；

所述将天线端口输入的反射信号输出给FPGA包括：

LPAL将天线端口输入的反射信号输出给RF反馈通道，RF反馈通道将输入的反射信号进行下变频、滤波和增益控制处理后输出给模数转换器ADC；ADC将输入的反射信号进行模数转换处理后输出给FPGA。

15.如权利要求12所述的方法，其特征在于，在LPAL将输入的第一预失真信号进行功率放大处理，将功率放大处理后的耦合信号输出给FPGA之前，该方法进一步包括：

控制模块在所述DPD系数更新周期到来时，向LPAL发送输出功率检测OPD开启信号；在所述设定时间后，向LPAL发送反射功率检测RPD开启信号；

所述LPAL将输入的第一预失真信号进行功率放大处理，将功率放大处理后的耦合信号输出给FPGA包括：

LPAL在接收到OPD开启信号后，将输入的第一预失真信号进行功率放大处理，并输出耦合到的功率放大处理后的耦合信号；

所述将输入的第二预失真信号进行功率放大处理后输出给天线端口，并将天线端口输入的反射信号输出给FPGA包括：

LPAL在接收到RPD开启信号后，将输入的第二预失真信号进行功率放大处理后输出给天线端口，并输出天线端口输入的反射信号。

16.如权利要求15所述的方法，其特征在于，所述FPGA统计输入的耦合信号的功率以及反射信号的功率，根据统计结果确定RRU设备的射频口与天线输入口的阻抗匹配情况包括：

FPGA对输入的耦合信号进行时间校准处理后，时间校准处理后的耦合信号与第一预失真信号保持时间同步；对输入的反射信号进行时间校准处理，时间校准处理后的反射信号与第二预失真信号保持时间同步；

FPGA统计时间校准处理后的耦合信号和反射信号的功率；

FPGA根据功率统计结果确定电压驻波比VSWR值和/或回波损耗RL值，根据VSWR值和/或RL值确定RRU设备的射频口与天线输入口的阻抗匹配情况。

17.如权利要求16所述的方法，其特征在于，所述FPGA统计时间校准处理后的耦合信号和反射信号的功率包括：

FPGA采用如下公式确定时间校准处理后的耦合信号或反射信号的平均幅度值：

$\mathrm{rx}\_\mathrm{pwr}\_\mathrm{mean}=\frac{\underset{t}{\overset{\mathrm{len}+t}{\mathrm{\Σ}}}{\left|y0\left(t\right)\right|}^2}{\mathrm{len}}=\frac{\underset{t}{\overset{\mathrm{len}+t}{\mathrm{\Σ}}}{\mathrm{yi}}^2\left(t\right)+y{q}^2\left(t\right)}{\mathrm{len}}$

其中，y0(t)为同步校准模块输出的耦合信号或反射信号；yi(t)为该耦合信号或反射信号在I方向上的分量，yq(t)为该耦合信号或反射信号在Q方向上的分量；len为同步校准模块输出的耦合信号或反射信号的长度；

FPGA根据确定的耦合信号的平均幅度值，得到该耦合信号的平均功率值，根据确定的反射信号的平均幅度值，得到该反射信号的平均功率值。

18.如权利要求17所述的方法，其特征在于，FPGA按照如下公式计算RL值：

$\mathrm{RL}=10*\log {10}_{10}\left(\frac{\mathrm{fb}\_\mathrm{pwr}\_\mathrm{opd}}{\mathrm{fb}\_\mathrm{pwr}\_\mathrm{rpd}}\right)$

其中，fb_pwr_opd为所述耦合信号的平均功率值，fb_pwr_rpd为所述反射信号的平均功率值。

19.如权利要求18所述的方法，其特征在于，FPGA按照如下公式计算VSWR值：

RL＝20 lg(VSWR+1)/(VSWR-1)。

20.如权利要求12所述的方法，其特征在于，在FPGA统计输入的耦合信号的功率值之后，该方法进一步包括：

将所述耦合信号进行增益调整，根据增益调整后的耦合信号估算出DPD系数，将该DPD系数输出给预失真器；

预失真器利用输入的DPD系数进行DPD系数的更新。

21.如权利要求12所述的方法，其特征在于，在预失真器对输入的第一训练序列信号进行DPD处理之前，该方法进一步包括：

调整第一训练序列信号的幅度，调整后的第一训练序列信号的幅度大于业务信号的幅度、并且小于1dbc；

在预失真器对输入的第二训练序列信号进行DPD处理之前，该方法进一步包括：

调整第二训练序列信号的幅度，调整后的第二训练序列信号的幅度大于业务信号的幅度、并且小于1dbc。

22.如权利要求21所述的方法，其特征在于，调整后的第一训练序列信号和第二训练序列信号的幅度为：-13dBFS。

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