CN102404067A - 一种sdh网络stm-64帧头检测系统 - Google Patents
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Abstract
本发明提供了一种SDH网络STM-64帧头检测系统，其包括：光电转换电路、数据时钟恢复监控电路、帧重排序设备和帧头位置输出电路；所述光电转换电路、所述数据时钟恢复监控电路、所述帧重排序设备和所述帧头位置输出电路依次连接。本发明提供的SDH网络STM-64帧头检测系统，设计了从bit级到byte级的STM-64并行数据重排电路，比只使用bit级的重排电路节省了64倍的电路资源，通过控制寄存器即可完成帧头检测工作，节省了电路资源，降低了电路成本。
Description
技术领域
本发明属于SDH网络通信领域，具体讲涉及一种SDH网络STM-64帧头检测系统。
背景技术
在SDH系统中，STM-64数据bit流以帧的格式在网络中进行传输，若要对STM-64数据流中根据指针等信息剥离出有效负荷，必须首先对STM-64的帧进行边界处理，也就是找到此帧的起始位置和负载位置。
在STM-N系统中，为了识别帧与帧之间的关系，定义了A1、A2的定界字节字符，他们的值为16进制的F6、28；STM-64帧定界字符的A1、A2数量为连续的64个A1字符后跟随连续的64个A2字符。
对于STM-64来说，目前其处理模式为：单根单模光纤接入，光信号速率为9953.28Gbps，光信号通过高速串并转换装置转换成低速并行信号进行处理、帧头定界处理、指针处理、负荷处理等过程。
总之，STM-64数据流在经过时钟数据恢复电路、并串转换、串并转换、光纤插拔等因素的影响后，数据流中字节bit的组合是随意任意的。
专利公开号为US5132991A、名称为“Frame error detectionsystem”的发明中已经披露了一种SDH系统帧头检测方法，能够测试出OC-3和OC-12的并行数据流，如OC-3时，检测数据流中有无A1A2来判断当前帧是否有效，但这种系统没有考虑到进来的数据边界是在什么位置的间题；
专利号ZL03139839.1、名称为“光同步数字传输系统并行帧定位器的实现方法”的发明披露了一种并行定界的方法，但其方法的比较依据为8个独立的比较器，而每个比较器为5个8bit的并行比较器，这会造成大量触发器的消耗。
在现有技术中，测试装置对64bit数据流中只进行了bit级别的定界，此中方法的缺陷是使用了超过64个64bit的寄存器来存储中间值，带来了资源的极大浪费；有些检测方法是只检测A1A2边界的方式，但这种方法为考虑到帧加扰后出现A1A2的概率而导致帧头检测后无法实现正确帧的剥离的问题；而且现有的检测装置都未进行热插拔检测，如果此时帧头检测结果已经失效，但若还是遵循该检测结果，则关于STM帧的其他处理都是无效的。
发明内容
为克服上述缺陷，本发明提供了一种SDH网络STM-64帧头检测系统，能够检测字节bit组合具有完全随机性的STM-64数据流的帧头位置，且可减少寄存器、触发器的数量，降低系统的资源消耗。
为实现上述目的，本发明提供一种SDH网络STM-64帧头检测系统，其包括：光电转换电路，其改进之处在于，所述帧头检测系统包括：数据时钟恢复监控电路、帧重排序设备和帧头位置输出电路；所述光电转换电路、所述数据时钟恢复监控电路、所述帧重排序设备和所述帧头位置输出电路依次连接。
本发明提供的优选技术方案中，所述数据时钟恢复监控电路产生电路复位信号Rst1。
本发明提供的第二优选技术方案中，所述帧重排序设备包括：光纤热插拔探测电路、bit检测电路、bit重排电路和byte重排电路；所述光纤热插拔探测电路分别与所述bit检测电路、所述bit重排电路和所述byte重排电路连接；所述bit检测电路、所述bit重排电路以及所述byte重排电路依次连接；所述光纤热插拔探测电路分别与所述光电转换电路和所述数据时钟恢复监控电路连接；所述bit检测电路与所述数据时钟恢复监控电路连接。
本发明提供的第三优选技术方案中，所述帧头位置输出电路，产生对STM-64进行指针调整或进行有效载荷剥离的信息脉冲。
本发明提供的第四优选技术方案中，所述光纤热插拔探测电路，产生局部复位信号Rst0。
本发明提供的第五优选技术方案中，所述bit检测电路设置7个寄存器BitShift；所述寄存器BitShift为3bit，所述寄存器BitShift用于锁定探测到的64bit数据流中低8bit并行数据。
本发明提供的第六优选技术方案中，所述bit重排电路设置64bit寄存器BitAlignData。
本发明提供的第七优选技术方案中，所述byte重排电路设置8bitBytels28Flag寄存器；所述byte重排电路用于对所述寄存器BitAlignData的粗粒度进行重排。
本发明提供的第八优选技术方案中，所述8bit Bytels28Flag寄存器用于标记所述寄存器BitAlignData的值是否为A2字节。
本发明提供的第九优选技术方案中，所述帧头检测系统使用型号为lx130t的fpga芯片。
与现有技术比，本发明提供的一种SDH网络STM-64帧头检测系统，设计了从bit级到byte级的STM-64并行数据重排电路，比只使用bit级的重排电路节省了64倍的电路资源，通过控制寄存器即可完成帧头检测工作，节省了电路资源，降低了电路成本；而且能够检测字节bit组合具有完全随机性的STM-64数据流的帧头位置，采用bit级别到byte级别由细到粗的粒度调整STM-64的并行数据流；并且在有光纤热插拔或时钟数据恢复电路复位后进入正常工作状态后，可以进行帧头的重新搜索功能；再者，可根据光纤热插拔或CDR的状态重新进行数据的重排。
附图说明
图1为SDH网络STM-64帧头检测系统的结构示意图。
具体实施方式
如图1所述，所述SDH网络STM-64帧头检测系统，其包括：光电转换电路、数据时钟恢复监控电路、帧重排序设备和帧头位置输出电路；所述光电转换电路、所述数据时钟恢复监控电路、所述帧重排序设备和所述帧头位置输出电路依次连接。
所述帧重排序设备包括：光纤热插拔探测电路、bit检测电路、bit重排电路以及byte重排电路；所述光纤热插拔探测电路分别与所述bit检测电路、所述bit重排电路以及所述byte重排电路连接；所述bit检测电路、所述bit重排电路以及所述byte重排电路依次连接；所述光纤热插拔探测电路分别与所述光电转换电路和所述数据时钟恢复监控电路连接；所述bit检测电路与所述数据时钟恢复监控电路连接。
所述bit检测电路，定义3bit寄存器BitShift[2：0]，作用是锁定当前探测的64bit数据流中低8bit并行数据的内容，内容有八种情况，16进制内容为：F6、ED、DB、B7、6F、DE、BD、7B，寄存器BitShift根据第一次探测到的低8bit并行数据内容将其值设置为十进制值从0到7八种，若检测到的值不在上述八种情况内，BitShift进行“加一”工作；同时也就是流水工作，将BitShift值根据时钟节拍进行5次寄存工作，共需5个3bit位宽的寄存器存储单元BitShiftDelay1Cycle、BitShiftDelay2Cycle、BitShiftDelay3Cycle、BitShiftDelay4Cycle、BitShiftDelay5Cycle、BitShiftDelay6Cycle，目的是判断接下来的6个时钟周期的每周期寄存器值是否相等；加上BitShift寄存器，共7个单元两两单元之间进行比较，比较若相等，则将比较结果存储，共产生7个1bit存取单元1stSameByte、2stSameByte、3stSameByte、4stSameByte、5stSameByte、6stSameByte、7stSameByte；若存在1stSameByte＝2stSameByte＝3stSameByte＝4stSameByte＝5stSameByte＝6stSameByte＝7stSameByte 1’b1的情况，则确定找到A1字节；之所以设计7个BitShift控制寄存器，是因为64bit位宽的STH-64帧头最多存在8个时钟周期，若第一个A1不在64bit的最低8bit，则上诉电路最多可以找到7个周期相同的值。
所述bit重排电路，定义一个64bit寄存器BitAlignData，作用是根据之前寄存器BitShiftDelay6Cycle的下一周期寄存器BitShiftDelay7Cycle值并且存在1stSameByte＝2stSameByte＝3stSameByte＝4stSameByte＝5stSameByte＝6stSameByte＝7stSameByte 1’b1的情况，则重新排列STM-64的64bit并行数据，排列电路采用8选一电路，将原始的STM-64的64bit STM-64[63：0]流进行bit级别的组合，其中STM-64Delay1Cycle为原始64bit的一周期延迟寄存器。
所述byte重排电路，上面提到的电路结构为细粒度的对STM-64调整，也就是bit级别的，但此时调整过的BitAlignData未必在byte级别上是对齐的，也就是64bit寄存器qvBitAlignData中，A2的出现可能在64bit的任意8bit的起始位置，数据流byte重排电路就是完成对BitAlign Data粗粒度的重排；设置8bit Bytels28Flag寄存器，标记当前的BitAlignData值是否为A2字节也就是十六进制的28，BitAlignData[7：0]＝28，则Bytels28Flag[0]置为1，以此类推；将Bytels28Flag和寄存一周期后的寄存器Bytels28FlagDelay1Cycle值同时比较，若出现Bytels28FlagDelay1Cycle＝8′hff&&Bytels28Flag！＝8′hff的情况，则确定找到A2字节的边界，这时就需根据Bytels28FlagDelay1Cycle的值进行BitAlignData粗粒度也就是byte级别的调整。
以上的64bit寄存器ByteAlignData即为经过bit级别和byte级别两重调整的帧对齐后的STM-64并行数据流；
所述帧头位置信息输出电路，此电路的目的是方便STM-64系统进行指针调整、有效载荷剥离等使用的信息脉冲，根据Bytels28FlagDelay1Cycle＝8′hff&&Bytels28Flag！＝8′hff的条件而产生；
所述光纤热插拔探测电路和数据时钟恢复监控电路，是为了确保在有热插拔光纤的动作和数据时钟恢复电路异常时而进行的以上电路重新工作的目的；当有光纤热插拔动作时，发明会根据装置接入部分是否有光而产生一个电路的局部复位信号Rst0，本发明中的数据重排电路若发现Rst0有效后就进行电路复位动作，直至其失效后重新进行数据的两次重排；而数据时钟恢复监控电路和光纤热插拔探测电路的原理类似，若数据时钟恢复监控电路中输出的CDR_Unlocked信号为低，表明此时数据时钟恢复电路工作异常或未工作，则产生Rst1，数据重排电路若发现Rst1有效后就进行电路复位动作，直至其失效后重新进行数据的两次重排；
本发明的对象即155.52Mhz时钟频率下64bit位宽的低速并行数据流，此数据流为未曾进行帧定界的，发明装置的方向为网络数据流向本装置，而对端装置经过数据的并行转串行化或光纤在进入本装置前进行过若干次的热插拔后，帧头位置可能出现在64bit的任意位置，也就是从bit1到bit64都有可能，例如数据流的一种组合可能为{[bit2：bit1]，[bit64：bit3]}，其为真正的STM-64帧数据。
需要声明的是，本发明内容及具体实施方式意在证明本发明所提供技术方案的实际应用，不应解释为对本发明保护范围的限定。本领域技术人员在本发明的精神和原理启发下，可作各种修改、等同替换、或改进。但这些变更或修改均在申请待批的保护范围内。
Claims (10)
1.一种SDH网络STM-64帧头检测系统，其包括：光电转换电路，其特征在于，所述帧头检测系统包括：数据时钟恢复监控电路、帧重排序设备和帧头位置输出电路；所述光电转换电路、所述数据时钟恢复监控电路、所述帧重排序设备和所述帧头位置输出电路依次连接。
2.根据权利要求1所述的帧头检测系统，其特征在于，所述数据时钟恢复监控电路产生电路复位信号Rst1。
3.根据权利要求1所述的帧头检测系统，其特征在于，所述帧重排序设备包括：光纤热插拔探测电路、bit检测电路、bit重排电路和byte重排电路；所述光纤热插拔探测电路分别与所述bit检测电路、所述bit重排电路和所述byte重排电路连接；所述bit检测电路、所述bit重排电路以及所述byte重排电路依次连接；所述光纤热插拔探测电路分别与所述光电转换电路和所述数据时钟恢复监控电路连接；所述bit检测电路与所述数据时钟恢复监控电路连接。
4.根据权利要求1所述的帧头检测系统，其特征在于，所述帧头位置输出电路，产生对STM-64进行指针调整或进行有效载荷剥离的信息脉冲。
5.根据权利要求3所述的帧头检测系统，其特征在于，所述光纤热插拔探测电路，产生局部复位信号Rst0。
6.根据权利要求3所述的帧头检测系统，其特征在于，所述bit检测电路设置7个寄存器BitShift；所述寄存器BitShift为3bit，所述寄存器BitShift用于锁定探测到的64bit数据流中低8bit并行数据。
7.根据权利要求3所述的帧头检测系统，其特征在于，所述bit重排电路设置64bit寄存器BitAlignData。
8.根据权利要求3所述的帧头检测系统，其特征在于，所述byte重排电路设置8bit Bytels28Flag寄存器；所述byte重排电路用于对所述寄存器BitAlignData的粗粒度进行重排。
9.根据权利要求3所述的帧头检测系统，其特征在于，所述8bitBytels28Flag寄存器用于标记所述寄存器BitAlignData的值是否为A2字节。
10.根据权利要求1-10所述的帧头检测系统，其特征在于，所述帧头检测系统使用型号为lx130t的fpga芯片。
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