CN201322874Y - 自动检测并校正总线极性的电路结构 - Google Patents
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Abstract
本实用新型公开一种自动检测并校正总线极性的电路结构，它包括：边沿检测电路，通过媒体访问单元接现场总线，同步总线输入信号和进行边沿检测信号的生成，接收移位比较电路的边沿检测使能信号；时钟恢复电路，生成采样时钟信号；移位比较电路，接收同步后的总线信号，对同步后的总线信号进行移位和比较，提供总线移位输出信号、总线极性信号，边沿检测使能信号和极性检测信号；相位校正电路，接收总线移位输出信号、总线极性信号，在极性检测信号有效情况下输出正极性的总线信号。采用本实用新型可以自动检测基于IEC61158－2标准的曼彻斯特编码的极性，可以自动校正，并可满足IEC1158－2现场总线物理层标准中相关的性能指标。
Description
技术领域
本实用新型涉及IEC1158-2标准，ISA-S50.02标准，基金会现场总线(FOUNDATION Filedbus，简称FF)技术，Profibus现场总线技术，具体地说是一种可自动检测总线极性，并能够自动校正的电路结构。
背景技术
IEC61158-2标准的许多规范充分考虑了工业现场应用环境。物理层的MAU(媒体访问单元)部分包括了双绞线电缆和光缆标准，及时适应了工业控制系统广泛采用光纤局域网或现场总线的需要；标准规定了提高可靠性应采取的措施，诸如隔离、屏蔽、接地、本质安全等，并明确地限定了应达到的可靠性指标。IEC61158-2标准的这些特征，使其完全适合于恶劣工业环境使用，因此，一些主流型现场总线例如FF和Profibus的物理层都采用了该项标准。工业现场总线采用的通信编码是一项直接影响总线可靠性的重要因素。IEC61158-2标准中采用了速率为31.25kps的曼彻斯特编码，对提高总线的可靠性和稳定性提供了保证。曼彻斯特编码是一种常见的基带编码，它的原理是将每一位二元码(0和1)由两段编码表示，同时又在二元码地基础上扩充了N+和N-两种码元。曼彻斯特码的具体编码对应为：“1”由“10”表示；“0”由“01”示；“N+”由“11”表示；“N-”由“00”表示。由曼彻斯特的编码对应关系可以看出，“1”与“0”的曼彻斯特编码和“N+”与“N-”的曼彻斯特编码的极性正好相反，这就要求在连接时，极性不能够相反，一但接反，将无法完成正常的发送与接收。如果存在一种可以自动检测总线极性并自动校正的方法，将可以简化最终设备的连接操作，可以提高工作效率。
实用新型内容
为了克服现有技术中不足，本实用新型的目的在于提供一种自动检测并校正总线极性的电路结构，通过这种结构，可以自动检测基于IEC61158-2标准的曼彻斯特编码的极性，可以自动校正，并可满足IEC1158-2现场总线物理层标准中相关的性能指标。
为了实现上述功能和目的，本实用新型的技术方案如下，包括：
边沿检测电路，通过媒体访问单元接现场总线，生成同步总线输入信号和边沿检测信号的，接收移位比较电路的边沿检测使能信号；
时钟恢复电路，接收边沿检测信号，进行时钟恢复，产生采样时钟信号；
移位比较电路，接收同步后的总线信号，对同步后的总线信号进行移位和比较，同时提供总线移位输出信号、总线极性信号，边沿检测使能信号和极性检测信号；
相位校正电路，接收总线移位输出信号、总线极性信号，进行相位校正，在极性检测信号有效情况下输出正极性的总线信号；
所述边沿检测电路包括：
同步电路，由第一～二触发器组成，其中第一触发器数据输入端接收总线信号，输出接至第二触发器的数据端口，第二触发器输出同步总线信号，至移位比较电路；对外部输入的异步总线接收信号进行时钟同步；
检测电路，由第三～四触发器、第一非门和第一与门组成，其中：边沿检测使能信号接至第三触发器和第四触发器的使能端；同步后的总线信号经第一非门接至第一与门的一个输入；第三触发器输出连接至第一与门的另一个输入端；第一与门的输出接至第四触发器的数据端，生成边沿检测信号为时钟恢复电路提供边沿信号；
第一～四触发器的时钟端口与时钟信号相连接；
所述时钟恢复电路还原总线时钟，生成采样时钟信号，包括：
第一计数器，接收边沿检测信号，在边沿检测信号有效时清零，生成计数值；
第六比较器，一个输入信号为第一计数器的计数值，另一个输入端固定电平“0111”，与固定电平“0111”进行比较，输出比较的结果；
第五触发器，以第六比较器比较结果为输入信号，进行锁存产生采样时钟信号至移位比较电路；
所述第一计数器和第五触发器分别与时钟信号相连；
所述移位比较电路包括：
移位电路，由第二十一～三十六触发器组成，第二十一触发器的输入端接收同步总线输入信号，第二十一～三十五触发器的输出依次与第二十二～三十六触发器的输入端相连，第三十六触发器36)输出信号为总线移位输出信号，至相位校正电路；
第一～五比较器，其一个输入端接收第二十一～二十八触发器输出的总线信号，另一输入端依次接常低标电平、常高电平、前导码电平、正极性开始定界符电平、负极性开始定界符电平；第一比较器完成总线空闲低状态的检测；第二比较器完成总线空闲高状态的检测；第三比较器完成总线FF总线前导码的检测；第四比较器完成总线正极性标志码的检测；第五比较器完成总线负极性标志码的检测；
第一或门，判断总线是否达到空闲状态；一个输入端接收来自第一比较器的总线空闲低状态的检测信号，另一端输入端接收来自第二比较器的总线空闲高状态的检测信号；
第二或门，判断总线是否达检测到总线的极性标志，一个输入端接收第四比较器输出的总线正极性标志码的检测信号，另一端输入接收第五比较器输出的总线负极性标志码的检测信号，输出连接到第十九触发器的D输入端口；
第十七触发器，输入端与第一或门输出端相连，清零端与第三比较器的输出相连，输出边沿检测使能信号，至边沿检测电路中第三触发器和第四触发器的使能端，标志边沿检测使能有效；
第十八触发器，置位端接收第四比较器输出的总线正极性标志码的检测信号，清零端接收第五比较器输出的总线负极性标志码的检测信号，输出总线极性信号，指示总线的极性；
第十九触发器，数据端与第二或门输出相连，输出极性检测信号，指示已检测到正确极性；
第二十一～三十六触发器，第十七～十九触发器分别与时钟恢复电路所产生的采样时钟信号相连；
所述极性校正电路包括：
第二非门，其输入为总线移位输出信号，对总线移位输出信号进行取反，生成取反相位信号；
多路选择器，一个输入端接第二非门相位取反信号，另一个输入端接总线移位输出信号，选择端为总线极性信号，选通总线信号的正极性进行输出；
第二十触发器，接收多路选择器正极性的总线信号，使能端接极性检测信号，时钟端接时钟恢复电路所产生的采样时钟信号，在极性检测信号有效时锁存输出正极性总线信号。
本实用新型结构比较简单，能满足IEC1158-2现场总线物理层标准性能指标要求，同时可以有效的减少安装中的错误，提高工作效率。具体还具有以下优点：
1.通过移位比较电路可以自动检测总线极性；
2.通过极性校正电路可以自动校正总线极性；
3.对总线极性的检测与校正过程中，具有实时性的特点；
4.通过边沿检测电路与时钟恢复电路相配合，提供时钟管理功能，当总线空闲时，只有一小部分电路工作；
5.可以以FPGA、CPLD、IP等多种方式实现。
附图说明
图1本实用新型结构框图。
图2为图1中边沿检测电路原理图。
图3为图1中时钟恢复电路原理图。
图4为图1中移位比较电路原理图。
图5为图1中极性校正电路原理图。
具体实施方式
下面结合附图和实施例对本实用新型作进一步详细说明。
如图1所示，本实用新型由边沿检测电路、时钟恢复电路、移位比较电路和相位校正电路四部分电路组成。在工作时，现场总线信号经过MAU由模拟信号转为总线数字输入信号，送入系统中。边沿检测电路的作用是同步总线输入信号和进行边沿检测信号的生成，同步后的总线信号送给移位比较电路，边沿检测信号送给时钟恢复电路。时钟恢复电路接受边沿检测信号进行时钟恢复，产生采样时钟信号。移位比较电路的作用是完成同步后的总线信号的移位和相关两部分工作，同时也提供总线移位输出信号、总线极性信号和极性检测信号。相位校正电路的作用是输入的总线移位输出信号和总线极性信号，进行相位校正，输出正极性的总线信号。
如图2所示，所述边沿检测电路包括同步电路和检测电路两个功能。同步电路由第一触发器D1、第二触发器D2共同组成，具体是所接收总线信号rxs由第一触发器D1的D端口输入，由Q端口输出，连接到第二触发器D2的D端口，由Q端口输出，生成同步总线信号rxs_syn，至移位比较电路使用。所述检测电路由第三触发器D3、第四触发器D4、第一非门NOT1和第一与门AND1共同组成，生成边沿检测信号edge_detect；边沿检测电路的使能可以由边沿检测使能信号edge_detect_en控制。边沿检测电路的具体连接关系是时钟信号clk连接至第三触发器D3和第四触发器D4的CK端口；边沿检测使能信号edge_detect_en连接至第三触发器D3和第四触发器D4的EN端口；同步总线信号rxs_syn同时连接至第一非门NOT1的输入端口；第一非门NOT1的输出端口连接至第一与门AND1的输入端口；第三触发器D3的Q端口连接至第一与门AND1的另一个输入端口；第一与门AND1的输出端口输出至第四触发器D4的D端口；边沿检测信号edge_detect由第四触发器D4的Q端口输出。总线信号同步电路的作用是对外部输入的异步总线接收信号rxs进行时钟同步，防止内部出现亚稳态，保证了内部工作的稳定性。边沿检测电路的作用是为时钟恢复电路提供边沿信号，是进行时钟恢复的依据。
如图3所示，所述时钟恢复电路包括第一计数器CNT1、第一比较器CMP1和第五触发器D5，第一计数器CNT1采用16位计数器，在边沿检测信号edge_detect有效时清零，生成计数值经过第六比较器CMP6(采用4位比较器)与固定电平“0111”进行比较，将比较的结果通过第五触发器D5进行锁存产生采样时钟信号clk_samp至移位比较电路。具体连接是边沿检测信号edge_detect连接至第一计数器CNT1的清零端clr，时钟信号clk连接至第一计数器CNT1的CK端口和第五触发器D5的CK端口，第一计数器CNT1的计数输出端口Q[3:0]连接至第六比较器CMP6的A端口，固定电平输入“0111”连接第六比较器CMP6的B端口，第六比较器CMP6的比较结果输出信号Q连接至第五触发器D5的D端口，第五触发器D5的输出端口即为所需的采样时钟信号clk_samp，接至移位比较电路。
时钟恢复电路可还原总线时钟，生成采样时钟信号clk_samp。
如图4所示，所述移位比较电路包括19个触发器、5个比较器和2个或门，在19个触发器中，从第二十一～三十六触发器D21～36组成移位电路，第十七触发器D17生成边沿检测信号，第十八触发器D18生成总线极性信号，第十九触发器生成极性检测信号。在5个比较器中，第一比较器CMP1完成总线空闲低状态的检测；第二比较器CMP2完成总线空闲高状态的检测；第三比较器CMP3完成总线FF总线前导码Preamble的检测；第四比较器CMP4完成总线正极性标志码的检测；第五比较器CMP5完成总线负极性标志码的检测。第一或门ORl的作用是判断总线是否达到空闲状态；第二或门OR2的作用是判断总线是否检测到总线的极性标志。具体连接关系为：总线输入信号由第二十一触发器D21的D端口接入，由Q端口连接到第二十二触发器D22的D端口，再由第二十二触发器D22的Q端口连接到第二十三触发器D23的D端口，以此类推，一直连接到第三十六触发器D36的D端口输入，再由第三十六触发器D36的Q端口输出，输出信号为总线移位信号rxs_sft_o，此信号供相位校正电路使用；由第二十一触发器D21到第二十八触发器D28的Q端口输出组成总线信号Q[7:0]，此信号连接到5个比较器从第一比较器CMP1到第五比较器CMP5的A[7:0]输入端口；第一比较器CMP1的B[7:0]端口输入固定电平(常低电平)，电平值为“00000000”；第二比较器CMP2的B[7:0]端口输入固定电平(常高电平)，电平值为“11111111”；第三比较器CMP3的B[7:0]端口输入固定电平(前导码电平)，电平值为“11001100”；第四比较器CMP4的B[7:0]端口输入固定电平(正极性开始定界符电平)，电平值为“10110010”；第五比较器CMP5的B[7:0]端口输入固定电平(负极性开始定界符电平)，电平值为“01001101”；第一或门OR1的一端输入由第一比较器CMP1的Q端口输出，另一端输入由第二比较器CMP2的Q输出，输出连接到第十七触发器的SET输入端；第二或门OR2的一端输入由第四比较器CMP4的Q端口输出，另一端输入由第五比较器CMP5的Q端口输出，输出连接到第十九触发器D19的D输入端口。第十七触发器D17的SET端口由第一或门OR1输出，CLR端口由第三比较器CMP3的Q端口输出，第十七触发器D17的Ｑ输出端口输出边沿检测使能信号edge_detect_en，标志边沿检测使能有效。第十八触发器D18的SET端口由第四比较器CMP4的Q端口输出，CLR端口由第五比较器CMP5的Q端口输出，Q输出端口输出polarity信号，指示总线的极性；第十九触发器D19的D端口由第二或门输出，Q端口输出极性检测信号polarity_detect，指示已检测到正确极性。
第二十一～三十六触发器D21～36，第十七～十九触发器D17～D19分别与时钟恢复电路所产生的采样时钟信号相连。
如图5所述极性校正电路由第二非门NOT2、多路选择器MUX和第二十触发器D20组成，第二非门NOT2的作用是对总线移位输出信号rxs_sft_o进行取反，生成取反相位信号。多路选择器MUX的作用是选通总线信号的正极性进行输出。第二十触发器D20的作用锁存输出的总线信号，减少毛刺的产生。极性校正电路的连接关系为：第二非门NOT2的输入由总线移位输出信号rxs_sft_o信号连入，相位取反后输出到多路选择器MUX的0输入端口，多路选择器MUX的1输入端口由总线移位输出信号rxs_sft_o信号连入，多路选择器MUX的选择端由总线极性信号polarity连入，多路选择器MUX的输出端连接到第二十触发器D20的D端口输入，第二十触发器D20的使能端EN由极性检测信号polarity_detect连入，时钟端接时钟恢复电路所产生的采样时钟信号，Q输出端口输出rxs_o，此信号为在极性检测信号有效情况下的正极性总线信号。
综上所述，采用本实用新型方案实现的极性检测与校正电路结构比较简单，符合IEC61158-2物理层标准的相关要求。使用本实用新型后，可以有效的减少安装中的错误，提高了工作效率。
Claims (7)
1.一种自动检测并校正总线极性的电路结构，其特征在于包括：
边沿检测电路，通过媒体访问单元接现场总线，生成同步总线输入信号和边沿检测信号，接收移位比较电路的边沿检测使能信号；
时钟恢复电路，接收边沿检测信号，输出采样时钟信号；
移位比较电路，接收同步后的总线信号，输出总线移位输出信号、总线极性信号，边沿检测使能信号和极性检测信号；
相位校正电路，接收总线移位输出信号、总线极性信号，输出正极性的总线信号。
2.按权利要求1所述自动检测并校正总线极性的电路结构，其特征在于所述边沿检测电路包括：
同步电路，由第一～二触发器(D1～D2)组成，其中第一触发器(D1)数据输入端接收总线信号，输出接至第二触发器(D2)的数据端口，第二触发器(D2)输出同步总线信号，至移位比较电路；
检测电路，由第三～四触发器(D3～D4)、第一非门(NOT1)和第一与门(AND1)组成，其中：边沿检测使能信号接至第三触发器(D3)和第四触发器(D4)的使能端；同步后的总线信号经第一非门(NOT1)接至第一与门(AND1)的一个输入端；第三触发器(D3)输出连接至第一与门(AND1)的另一个输入端；第一与门(AND1)的输出接至第四触发器(D4)的数据端，输出边沿检测信号。
3.按权利要求2所述自动检测并校正总线极性的电路结构，其特征在于：第一～四触发器(D1～D4)的时钟端口与时钟信号相连接。
4.按权利要求1所述自动检测并校正总线极性的电路结构，其特征在于：所述时钟恢复电路包括：
第一计数器(CNT1)，接收边沿检测信号，输出为计数值；
第六比较器(CMP6)，一个输入信号为第一计数器(CNT1)的计数值，另一输入端接固定电平“0111”，输出为比较结果；
第五触发器(D5)，以第六比较器(CMP6)比较结果为输入信号，输出采样时钟信号至移位比较电路。
5.按权利要求4所述自动检测并校正总线极性的电路结构，其特征在于：所述第一计数器(CNT1)和第五触发器(D5)分别与时钟信号相连。
6.按权利要求1所述自动检测并校正总线极性的电路结构，其特征在于所述移位比较电路包括：
移位电路，由第二十一～三十六触发器(D21～36)组成，第二十一触发器(D21)的输入端接收同步总线输入信号，第二十一～三十五触发器(D21～35)的输出依次与第二十二～三十六触发器(D22～36)的输入端相连，第三十六触发器(D36)输出信号为总线移位输出信号，接至相位校正电路；
第一～五比较器(CMP1～CMP5)，一个输入端接收第二十一～二十八触发器(D21～D28)输出的总线信号，另一输入端依次接常低标电平、常高电平、前导码电平、正极性开始定界符电平、负极性开始定界符电平；
第一或门(OR1)，一个输入端接收来自第一比较器(CMP1)的总线空闲低状态的检测信号，另一端输入端接收来自第二比较器(CMP2)的总线空闲高状态的检测信号；
第二或门(OR2)，一个输入端接收第四比较器(CMP4)输出的总线正极性标志码的检测信号，另一端输入接收第五比较器(CMP5)输出的总线负极性标志码的检测信号，输出连接到第十九触发器(D19)的数据输入端口；
第十七触发器(D17)，输入端与第一或门(OR1)输出端相连，清零端与第三比较器(CMP3)的输出相连，第十七触发器(D17)输出边沿检测使能信号至边沿检测电路中第三触发器(D3)和第四触发器(D4)的使能端；
第十八触发器(D18)，置位端接收第四比较器(CMP4)输出的总线正极性标志码的检测信号，清零端接收第五比较器(CMP5)输出的总线负极性标志码的检测信号，输出总线极性信号；
第十九触发器(D19)，数据端与第二或门(OR2)输出端相连，输出极性检测信号；
第二十一～三十六触发器(D21～36)，第十七～十九触发器(D17～D19)分别与时钟恢复电路所产生的采样时钟信号相连。
7.按权利要求1所述自动检测并校正总线极性的电路结构，其特征在于所述极性校正电路包括：
第二非门(NOT2)，其输入为总线移位输出信号，输出取反相位信号；
多路选择器(MUX)，一个输入端接第二非门(NOT2)相位取反信号，另一个输入端接总线移位输出信号，选择端为总线极性信号，选通总线信号的正极性进行输出；
第二十触发器(D20)，接收多路选择器(MUX)正极性的总线信号，使能端接极性检测信号，时钟端接时钟恢复电路所产生的采样时钟信号，输出正极性总线信号。
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Legal Events
| Date | Code | Title | Description |
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| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20091007 Termination date: 20121217 |