CN102376371A

CN102376371A - 一种测试半导体存储器装置的方法

Info

Publication number: CN102376371A
Application number: CN2010102508744A
Authority: CN
Inventors: 黄胤津; 黄楚邦
Original assignee: Macronix International Co Ltd
Current assignee: Macronix International Co Ltd
Priority date: 2010-08-10
Filing date: 2010-08-10
Publication date: 2012-03-14
Anticipated expiration: 2030-08-10
Also published as: CN102376371B

Abstract

本发明公开了一种测试半导体存储器装置的方法，包括从半导体存储器装置中，同时通过至少二个半导体存储器装置的数据输入/输出连接件，例如是接脚或衬垫，以读取之前的写入测试数据。由此二数据输入/输出连接件所得的多个信号被结合以产生一合成输出信号。此合成输出信号是由一测试器的一单一输入/输出通道所接收。此测试器将此合成输出信号和一预定电压电平作比较，并且基于此合成输出信号和预定电压电平的比较判定此半导体存储器装置是否恰当地操作。

Description

一种测试半导体存储器装置的方法

技术领域

本发明是有关于一种集成电路的测试方法，且特别是有关于一种测试半导体存储器装置的方法。

背景技术

集成电路的制造牵涉一个晶片的工艺，通过一系列的制造步骤以制造出多个集成电路于此晶片上。一旦此晶片被制造完成，此晶片被切割成各别的集成电路，这些集成电路之后更会遇到牵涉不同的焊线以及封装步骤的工艺。然而，在使用前会希望能够对集成电路的操作进行测试。在一些案例中，多个集成电路可在晶片被切割前接受测试。或者可选择地，此些集成电路可在焊线以及封装步骤之后接受测试。一般来说，此类测试是为了验证此些集成电路的不同的电性特性。从这些测试所得到的信息可提供至一计算机中，以将这些测试结果和储存于存储器中的信息作比较，以及提供一关于集成电路可靠度的决定。

由于集成电路是各自接受测试，而测试为一时间消耗的过程。所以，相当多的努力是放在改善测试过程的效率。然而，尽管如此，集成电路的测试效率仍需要更进一步的改善。

发明内容

根据本发明的一方面，提出一种测试一半导体存储器装置的方法，半导体存储器装置包括多个数据输入/输出(I/O)连接件，此方法包括同时通过至少二个数据输入/输出连接件，从此半导体存储器装置中读取一先前写入数据，其中来自至少二个数据输入/输出连接件的信号被结合以产生一合成输出信号；比较此合成输出信号与一预定电压电平；以及基于合成输出信号和预定电压电平的比较结果判定此半导体存储器装置是否恰当地操作。

根据本发明的另一方面，提出一种测试半导体存储器装置的方法，此半导体存储器装置包括多个数据输入/输出(I/O)连接件，此方法包括通过半导体存储器装置的数据输入/输出连接件的一第一数据输入/输出连接件以及一第二数据输入/输出连接件，将来自一测试器的一输入/输出通道的一测试数据写入至半导体存储器装置的多个存储单元中，其中，第一数据输入/输出连接件以及第二数据输入/输出连接件是通过设置于半导体存储器装置以及测试器外部的一节点连接至测试器的输入/输出通道；同时通过第一数据输入/输出连接件以及第二数据输入/输出连接件，从半导体存储器装置中读取测试数据，其中来自第一数据输入/输出连接件以及第二数据输入/输出连接件的多个信号被结合于此节点上以产生一合成输出信号；以及基于合成输出信号和预定电压电平的一比较结果判定半导体存储器装置是否恰当地操作。

为了对本发明的上述及其它方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下。

附图说明

图1绘示一用于测试半导体存储器装置的一对一结构的方块图。

图2绘示用于测试半导体存储器装置的一结构的方块图，其中二待测物被连接至一测试器的每一输入/输出通道。

图3和图4绘示用于测试半导体存储器装置的一结构的方块图，其中一待测物的二接脚被连接至一测试器的每一输入/输出通道。

图5A和图5B绘示此些以图3和图4所示结构来测试半导体存储器装置的方法相关的电压电平。

图6A至图6D绘示以图3和图4所示结构来测试半导体存储器装置的过程的流程图。

【主要元件符号说明】

100、150、200：测试器

102a-102c、152a-152b、202、202a-202c：待测物

104、154、204：配接器

D1-D15：数据输入/输出接脚

N1-N8：节点

具体实施方式

请参照图1，其绘示用来测试多个半导体装置的一结构的方块图，其中每一被测试的半导体装置是被视为是一待测物(device under test，“DUT”)。举例来说，每一待测物可以是一半导体存储器装置，包括具有各自的储存数据的位的多个存储单元。每一半导体存储器装置可根据熟知的实行，包括一或多个供数据输入/输出(input/output，“I/O”)使用的衬垫或接脚、电源、时序、以及地址数据作安装。此一半导体存储器装置的测试可包括将数据写入至多个存储单元，接着从此些存储单元中读取以此方式所写入的数据，并且判定此读取数据和写入数据是否相匹配。有许多人所熟知的半导体存储器测试器可用于此种半导体存储器装置的测试。

如图1所示，一惯用的测试器100可被用来同时测试多个待测物102a-102c。一配接器104可被用来当作一位于测试器100以及待测物102a-102c之间的界面。配接器104可以是一被动元件，通过提供每一待测物数据输入/输出接脚接至各自的测试器输入/输出通道的一对一固定布线，此被动元件允许测试器100电性连接至待测物102a-102c。测试器100的输入/输出通道是分别通过待测物的输入/输出接脚，以对待测物的多个存储单元写入和读取数据。由于测试器的输入/输出通道数目有限，而此些输入/输出通道和待测物的数据输入/输出接脚为一对一连接，故而有限数目的待测物可在任意所给予的时间内连接至测试器100。所以，举例来说，假如测试器100具有640个输入/输出通道，且每一待测物具有16个数据输入/输出接脚，则由输入/输出来源的观点来说，可于任意所给予时间内连接至测试器100的待测物的最大数目即为640/16＝40。所以，使用图1中所示的结构，其测试器100具有640个输入/输出通道，而每一待测物具有16个数据输入/输出接脚，只有40个待测物可以平行方式作测试。

为了要增加可同时接受测试的待测物的数目，多个待测物可被连接至半导体存储器装置测试器的每一输入/输出通道。请参照图2，其绘示此类结构的方块图。如图2所示，第一和第二待测物152a和152b是通过一配接器154所提供的多个连接件，一同连接至一测试器150的共享输入/输出通道。更特别的是，第一和第二待测物152a和152b各包括相同数目的数据输入/输出接脚。测试器150的每一输入/输出通道同时连接至第一待测物152a的一数据输入/输出接脚，以及第二待测物152b的一数据输入/输出接脚。

图2中所示的结构相较于图1所示的结构，是利于允许测试器150的每个输入/输出通道对于两倍于待测物152的平行测试。所以，用来测试大量群组的半导体存储器装置的所需时间可被减少。然而，于图2中所绘示的结构会导致某种程度的过度伤害，而减少整体的产量。此过度伤害的议题被总结于表1中：

表1

	待测物1	待测物2	结果	备注
					状态1	通过	通过	通过
状态2	失败	通过	失败	过度伤害
					状态3	通过	失败	失败	过度伤害
状态4	失败	失败	失败

如表1所示，根据图2所示的结构，即测试器150的每一输入/输出通道连接于待测物152a和152b的数据输入/输出接脚，平行地测试多个待测物，此时会有四种可能的结果。第一种情况(状态1)对应于二待测物皆通过测试的情形。举例来说，写入一预定数据型样(pattern)并且接着由待测物152a和152b的存储器中读取。因此，对于这一对待测物152a和152b，测试器150发出一通过的结果。第四种情况(状态4)对应于二待测物皆未通过测试的情形。举例来说，二待测物皆无法送回之前写入于待测物的存储器中的相同数据。因此，对于这一对待测物152a和152b，测试器150发出一失败的结果。所以，状态1和状态4提供了预期的以及恰当的结果。

然而，状态2和状态3显现了过度伤害的问题。状态2对应于第一待测物152a未通过此测试，然而第二待测物152b通过此测试的情形。状态3对应于第一待测物152a通过此测试，然而第二待测物152b未通过此测试的情形。在这两个案例中，测试器150侦测到来自于共同连接的待测物152a和152b的一不正确响应，并且对于这一对待测物送回一失败结果。因此，对于状态2和状态3，此二待测物中的一个将会被错误地确认为是一失败的装置。

接着参考图3以及图4。图3以及图4显示了一替代结构，相较于图1的结构，此结构允许一半导体测试器200连接二倍的待测物。半导体测试器200的每一输入/输出通道是通过一配接器204连接至一单一待测物202的二数据输入/输出接脚。在此所示的范例中，测试器200的每一输入/输出通道被分别连接至一对数据输入/输出接脚D(n)和D(n+8)。举例来说，输入/输出通道1被连接至数据输入/输出接脚D0和D8，输入/输出通道2被连接至数据输入/输出接脚D1和D9，等等。可替换地，测试器200的每一输入/输出通道可分别连接至一对数据输入/输出接脚D(n)和D(15-n)。举例来说，输入/输出通道1可连接至数据输入/输出接脚D(0)和D(15)，输入/输出通道2可连接至数据输入/输出接脚D(1)和D(14)，等等。如另一种替换，测试器200的每一输入/输出通道可分别连接至一对数据输入/输出接脚D(n)和D(m)，其中n和m为整数，表示测试器200的每一输入/输出接脚被分别连接至一对数据输入/输出接脚，而不需要下述的任意特殊型样。

同样地，配接器204可以是一被动连接元件，表示此配接器204允许待测物的多个数据输入/输出接脚同时地提供各自的输出信号至测试器200的一单一输入/输出通道，而不需要一选择器单元或者类似去选择位于待测物和配接器端之间的输入/输出信号。如图3所示，配接器204可包括多个节点，包括节点N1-N8。每一节点N1-N8给从待测物202的多个数据输入/输出接脚输出的信号提供一个连接点，使此些输出信号结合为一合成信号提供至测试器200个别的输入/输出通道。举例来说，节点N1将来自于数据输入/输出接脚D0以及数据输入/输出接脚D8的信号结合以产生一合成信号，此合成信号是被提供至测试器200的输入/输出通道1，节点N2将来自于数据输入/输出接脚D1以及数据输入/输出接脚D9的信号结合以产生一合成信号，此合成信号是被提供至测试器200的输入/输出通道2等。

相较于图1所示的结构，图3和图4所示的结构可允许只使用测试器200一半的输入/输出通道以测试一待测物202。故举例来说，假设测试器200小于测试器100，而测试器200仍具有640个输入/输出通道，每一待测物202具有16个数据输入/输出接脚，那么最多可以有80个待测物可接受平行式地测试。

接下来将会说明一测试流程，此测试是允许一半导体存储器测试器的每一输入/输出通道连接至一待测物的各组数据输入/输出接脚，举例来说，就如同图3以及图4中所示，由此对于现有的半导体测试器来说，此方式可增加平行式的测试能力。有利的是，以此方式所增加的能力可允许更快并且对半导体存储器装置进行更有成本效益的测试。

接着参考图5A以及图5B，其说明使用图3和图4所示的一连接结构来测试半导体装置的一测试方法的实施例。图5A绘示了由测试器200的输入/输出通道所接收的产生波形。举例来说，图5A中所示的信号可当作电压电平的范例，此电压电平是来自于待测物202的二输入/输出接脚D(0)以及D(8)的输出结合，并在测试器200的输入/输出通道1被接收。

VHIGH区为一大约等于VCC的电压电平，并且相应于当D(n)＝数据“1”的输出以及D(n+8)＝数据“1”的输出时被测试器200所接收的一电压电平。VLOW区为一大约等于接地电位(GND)的电压电平，并且相应于当D(n)＝数据“0”的输出以及D(n+8)＝数据“0”的输出时被测试器200所接收的一电压电平。VMID区为一大约等于1/2VCC的电压电平，并且相应于当D(n)＝数据“1”的输出以及D(n+8)＝数据“0”的输出，或者当D(n)＝数据“0”的输出以及D(n+8)＝数据“1”的输出时被测试器200所接收的一电压电平。

测试器设定的电压输出高(VOH)电平以及电压输出低(VOL)电平可针对测试器200作设定，以判定测试结果是通过或是失败。如图5B所示，VOH电平可设定于一位于VCC和1/2VCC之间的电压电平，而VOL电平可设定于一位于1/2VCC和GND之间的电压电平。以图5B中所示的VOH和VOL设定，测试器200可用来判定待测物202是否恰当地操作(通过)或是不当地操作(失败)。

图6A至图6D绘示以图2至图5B所示的结构作测试的四种可能的测试流程。一般来说，图6A至图6D中所示的流程以及底下的说明是描述数据输入/输出接脚D(n)和D(n+8)；然而，此流程可等同地应用于其它可替换的结构，例如是那些上述说明的测试器200的每一输入/输出通道连接至一对数据输入/输出接脚D(n)和D(15-n)或是连接至一对数据输入/输出接脚D(n)和D(m)。

图6A绘示一第一测试流程，其中相同的测试数据“0”是通过数据输入/输出接脚D(n)和D(n+8)，写入至个别的存储单元，并且接着作读取，以判定存储器装置是否是恰当地操作。方块250显示了测试数据“0”从测试器200写入至待测物202。更具体的是，测试器200的每一输入/输出通道通过一对各自的数据输入/输出接脚D(n)和D(n+8)，于一各自的地址写入测试数据“0”至存储单元。此即为，测试数据“0”通过数据输入/输出接脚D(n)写入至一第一存储单元，且测试数据“0”通过数据输入/输出接脚D(n+8)写入至一第二存储单元，其中，此第一存储单元和第二存储单元是分别根据提供至待测物202的地址数据所选择出来。在一些实施例中，测试器200可连续地分别提供写入数据，使得测试数据“0”先写入至一和数据输入/输出接脚D(n)相关连的第一存储单元，而接着测试数据“0”被写入至一和数据输入/输出接脚D(n+8)相关连的第二存储单元，或者反之亦然，尽管用来给第一存储单元和第二存储单元的地址数据是被分别、同步地提供至待测物202。

在一些实施例中，待测物202可包括一测试模式，举例来说，根据一位于待测物202中的测试模式数据压缩系统，每一数据输入/输出接脚D(n)和D(n+8)可写入和/或读取测试数据至多个存储单元，或者是每一数据输入/输出接脚D(n)和D(n+8)可从多个存储单元写入和/或读取测试数据。图6A中所示的流程(以及图6B至图6D中所示的流程)通过将测试数据写入至存储单元的各自群组和由存储单元的各自群组作读取，可被相同地应用于此类的待测物，在此，这些存储单元的每一群组是和数据输入/输出接脚D(n)和D(n+8)中的一者作联系。

在方块252中，测试器200从待测物202读取之前所写入的测试数据(此测试数据于方块250写入)。更具体的是，测试器200的每一输入/输出通道通过方块250中被选定地址的同样存储单元的一对数据输入/输出接脚D(n)和D(n+8)读取之前所写入的测试数据。此即是，之前所写入的测试数据是同时地一同通过第一存储单元和第二存储单元的数据输入/输出接脚D(n)和D(n+8)作读取。

在方块254中，测试器200将VOL电平以及由接脚D(n)和D(n+8)结合所产生且被测试器200的输入/输出通道所接收的输出电压电平作比较。假如输出电压电平是小于VOL电平，则测试器200说明此结果代表测试数据“0”是成功地被写入，并且接着从待测物202中作读取。假如此结果是由待测物202的全部存储单元所得到，那么待测物202是被认为已经通过此测试(方块258)。此外，假如此输出电压电平没有小于VOL电平，则测试器说明此结果代表测试数据“0”没有成功地被写入，并且接着从待测物202中的至少一个存储单元作读取。在此范例中，待测物202是被认为未通过此测试(方块256)。

图6B绘示一第二测试流程，其中相同的测试数据“1”是通过数据输入/输出接脚D(n)和D(n+8)，写入至个别的存储单元，并且接着作读取，以判定存储器装置是否是恰当地操作。方块260显示了测试数据“1”从测试器200写入至待测物202。更具体的是，测试器200的每一输入/输出通道通过一对各自的数据输入/输出接脚D(n)和D(n+8)，于一各自的地址写入测试数据“1”至存储单元。此即为，测试数据“1”通过数据输入/输出接脚D(n)写入至一第一存储单元，以及测试数据“1”通过数据输入/输出接脚D(n+8)写入至一第二存储单元，其中，此第一存储单元和第二存储单元是分别根据提供至待测物202的地址数据所选择出来。在一些实施例中，测试器200可连续地分别提供写入数据，使得测试数据“1”先写入至一和数据输入/输出接脚D(n)相关连的第一存储单元，而接着测试数据“1”被写入至一和数据输入/输出接脚D(n+8)相关连的第二存储单元，或者反之亦然，尽管用来给第一存储单元和第二存储单元的地址数据是被分别、同步地提供至待测物202。

在一些实施例中，待测物202可包括一测试模式，举例来说，根据一位于待测物202中的测试模式数据压缩系统，每一数据输入/输出接脚D(n)和D(n+8)可写入和/或读取测试数据至多个存储单元，或者是每一数据输入/输出接脚D(n)和D(n+8)可从多个存储单元写入和/或读取测试数据。图6B中所示的流程通过将测试数据写入至存储单元的各自群组和由存储单元的各自群组作读取，可被相同地应用于此类的待测物，在此，这些存储单元的每一群组是和数据输入/输出接脚D(n)和D(n+8)中的一者作联系。

在方块262中，测试器200从待测物202读取之前所写入的测试数据(此测试数据于方块260写入)。更具体的是，测试器200的每一输入/输出通道通过方块260中被选定地址的同样存储单元的一对数据输入/输出接脚D(n)和D(n+8)读取之前所写入的测试数据。此即是，之前所写入的测试数据是同时地一同通过第一存储单元和第二存储单元的数据输入/输出接脚D(n)和D(n+8)作读取。

在方块264中，测试器200将VOH电平以及由接脚D(n)和D(n+8)结合所产生且被测试器200的输入/输出通道所接收的的输出电压电平作比较。假如输出电压电平是大于VOH电平，则测试器200说明此结果代表测试数据“1”是成功地被写入，并且接着从待测物202中作读取。假如此结果是由待测物202的全部存储单元所得到，那么待测物202是被认为已经通过此测试(方块268)。此外，假如此输出电压电平没有大于VOH电平，则测试器说明此结果代表测试数据“1”没有成功地被写入，并且接着从待测物202中的至少一个存储单元作读取。在此范例中，待测物202是被认为未通过此测试(方块266)。

图6C绘示一第三测试流程，其中不同的测试数据“0”和“1”通过数据输入/输出接脚D(n)和D(n+8)写入各别的存储单元，并且接着作读取，以判定存储器装置是否是恰当地操作。方块270绘示测试数据“0”和“1”从测试器200写入至待测物202。更具体的是，测试器200的每一输入/输出通道通过数据输入/输出接脚D(n)写入测试数据“1”以及通过数据输入/输出接脚D(n+8)写入测试数据“0”至位于个别地址的存储单元。此即是，测试数据“1”是通过数据输入/输出接脚D(n)写入至一第一存储单元，以及测试数据“0”是通过数据输入/输出接脚D(n+8)写入至一第二存储单元，其中，此第一存储单元和第二存储单元是分别根据提供至待测物202的地址数据所选择出来。在一些实施例中，测试器200可连续地分别提供写入数据，使得测试数据“1”先写入至一和数据输入/输出接脚D(n)相关连的第一存储单元，而接着测试数据“0”被写入至一和数据输入/输出接脚D(n+8)相关连的第二存储单元，或者反之亦然，尽管用来给第一存储单元和第二存储单元的地址数据是被分别、同步地提供至待测物202。

在一些实施例中，待测物202可包括一测试模式，举例来说，根据一位于待测物202中的测试模式数据压缩系统，每一数据输入/输出接脚D(n)和D(n+8)可写入和/或读取测试数据至多个存储单元，或者是每一数据输入/输出接脚D(n)和D(n+8)可从多个存储单元写入和/或读取测试数据。图6C中所示的流程通过将测试数据写入至存储单元的各自群组和由存储单元的各自群组作读取，可被相同地应用于此类的待测物，在此，这些存储单元的每一群组是和数据输入/输出接脚D(n)和D(n+8)中的一者作联系。

在方块272中，测试器200从待测物202读取之前所写入的测试数据(此测试数据于方块270写入)。更具体的是，测试器200的每一输入/输出通道通过方块270中被选定地址的同样存储单元的一对数据输入/输出接脚D(n)和D(n+8)读取之前所写入的测试数据。此即是，之前所写入的测试数据是同时地一同通过第一存储单元和第二存储单元的数据输入/输出接脚D(n)和D(n+8)作读取。

在方块274中，测试器200将VOH电平和VOL电平以及由接脚D(n)和D(n+8)结合所产生且被测试器200的输入/输出通道所接收的的输出电压电平作比较。假如输出电压电平是位于VOH电平和VOL电平之间(例如：小于VOH电平，但是大于VOL电平)，则测试器200说明此结果代表测试数据“0”和“1”是成功地被写入，并且接着从待测物202中作读取。假如此结果是由待测物202的全部存储单元所得到，那么待测物202是被认为已经通过此测试(方块278)。此外，假如此输出电压电平并非位于VOH电平和VOL电平之间，则测试器说明此结果代表测试数据“0”和“1”没有成功地被写入，并且接着从待测物202中的存储单元作读取。在此范例中，待测物202是被认为未通过此测试(方块276)。

图6D绘示一第四测试流程，其中不同的测试数据“1”和“0”通过数据输入/输出接脚D(n)和D(n+8)写入各别的存储单元，并且接着作读取，以判定存储器装置是否是恰当地操作。方块280绘示测试数据“0”和“1”从测试器200写入至待测物202。更具体的是，测试器200的每一输入/输出通道通过数据输入/输出接脚D(n)写入测试数据“0”以及通过数据输入/输出接脚D(n+8)写入测试数据“1”至位于个别地址的存储单元。此即是，测试数据“0”是通过数据输入/输出接脚D(n)写入至一第一存储单元，且测试数据“1”是通过数据输入/输出接脚D(n+8)写入至一第二存储单元，其中，此第一存储单元和第二存储单元是分别根据提供至待测物202的地址数据所选择出来。在一些实施例中，测试器200可连续地分别提供写入数据，使得测试数据“0”先写入至一和数据输入/输出接脚D(n)相关连的第一存储单元，而接着测试数据“1”被写入至一和数据输入/输出接脚D(n+8)相关连的第二存储单元，或者反之亦然，尽管用来给第一存储单元和第二存储单元的地址数据是被分别、同步地提供至待测物202。

在一些实施例中，待测物202可包括一测试模式，举例来说，根据一位于待测物202中的测试模式数据压缩系统，每一数据输入/输出接脚D(n)和D(n+8)可写入和/或读取测试数据至多个存储单元，或者是每一数据输入/输出接脚D(n)和D(n+8)可从多个存储单元写入和/或读取测试数据。图6D中所示的流程通过将测试数据写入至存储单元的各自群组和由存储单元的各自群组作读取，可被相同地应用于此类的待测物，在此，这些存储单元的每一群组是和数据输入/输出接脚D(n)和D(n+8)中的一者作联系。

在方块282中，测试器200从待测物202读取之前所写入的测试数据(此测试数据于方块280写入)。更具体的是，测试器200的每一输入/输出通道通过方块280中被选定地址的同样存储单元的一对数据输入/输出接脚D(n)和D(n+8)读取之前所写入的测试数据。此即是，之前所写入的测试数据是同时地一同通过第一存储单元和第二存储单元的数据输入/输出接脚D(n)和D(n+8)作读取。

在方块284中，测试器200将VOH电平和VOL电平以及由接脚D(n)和D(n+8)结合所产生且被测试器200的输入/输出通道所接收的的输出电压电平作比较。假如输出电压电平是位于VOH电平和VOL电平之间(例如：小于VOH电平，但是大于VOL电平)，则测试器200说明此结果代表测试数据“1”和“0”是成功地被写入，并且接着从待测物202中作读取。假如此结果是由待测物202的全部存储单元所得到，那么待测物202是被认为已经通过此测试(方块288)。此外，假如此输出电压电平并非位于VOH电平和VOL电平之间，则测试器说明此结果代表测试数据“1”和“0”没有成功地被写入，并且接着从待测物202中的存储单元作读取。在此范例中，待测物202是被认为未通过此测试(方块286)。

在此所说明的测试系统和方法可被用于各种的半导体存储器测试。举例来说，本揭露书的观点是通过设置相对应的连接件，使用一适当结构的配接器来匹配待测物的连接结构，即可应用于晶片测试、最终测试、预烧测试、以及循环测试。同样地，于此所说明的测试系统和方法可用于各种不同形式的半导体存储器装置的测试，举例来说，包括SRAM存储器、NOR闪存、Pseudo SRAM存储器、以及包括位/字符切换能力、低/高位控制或低/高字符控制等此类特征的存储器装置。

尽管此处参照图2至图6D所揭露的测试系统和方法已主要地说明了将一测试器的输入/输出通道连接至一待测物的数据输入/输出接脚的参考，然而本揭露书的范围并不限于此一结构。本领域具有相关知识的技术人员应了解此观念可作延伸，包括测试器输入/输出通道可连接至一待测物的超过二个以上的数据输入/输出接脚。举例来说，一测试器的每一输入/输出通道可连接至一待测物的2N(其中N为一大于或等于1的整数)个数据输入/输出接脚。此类的可替换实施例可包括将一待测物的二个数据输入/输出接脚、四个数据输入/输出接脚、八个数据输入/输出接脚、或多个数据输入/输出接脚和一测试器的一输入/输出通道作连接，以增加测试产量。故，举例来说，假如一待测物具有16个数据输入/输出接脚D(0)至D(15)，测试器的每一输入/输出通道可被指定连接至此待测物的各组(二个、四个、或八个)数据输入/输出接脚。例如一具体的范例，在一实施例中，测试器的每一输入/输出通道是被指定连接至待测物的一组具有四个的数据输入/输出接脚，这些连接件可被作成像是测试器的每一输入/输出通道被连接至数据输入/输出接脚D(n)，D(n+4)，D(n+8)，以及D(n+12)，其中，对一第一输入/输出通道而言n＝0，对一第二输入/输出通道而言n＝1，对一第三输入/输出通道而言n＝2，以及对一第四输入/输出通道而言n＝3。进一步地，在不脱离本揭露书的范围之下，更多的可替换连接结构皆可被使用。

根据本揭露书所揭露的原理，已经以不同的实施例揭露如上，然而这些实施例仅是通过范例说明的一种方法，而并非对本揭露书原理加以限制。故而，本发明所保护的广度和范围当视随附的权利要求范围以及本揭露书中核发的权利要求范围的均等物所界定的为准，并不受上述示范性说明的实施例限制。此外，上述的优点和特征是被提供于所说明的实施例，但并非限制所核发的权利要求范围应用于工艺或结构去完成上述的任一或全部优点。

此外，此处的分类标题是用以提供内容组织上的提示。这些标题并非用以限定可能据此揭露书而核发的请求项所载的发明或是用以对其作特征化。具体地举例来说，虽然标题有关于“技术领域”，如此，请求项不应受限于此标题下所采用以描述所谓技术领域的语言。此外，在“背景”一节所描述的一项技术不应被认定为承认该项技术是为本揭露书中任一发明的先前技术。至于“内容”一节不应被当作是被核发的请求项所载的发明的一种特征化描述。此外，本揭露书中任何以单数方式提及的「发明」不应被用来争辩在揭露书中仅有的新颖性的唯一观点。由本揭露书所核发的多个请求项的特征可解释为多个发明，并且此些请求项可作为藉此所保护的此(些)发明及其均等物的定义。在所有的情况下，此些请求项的范围应就其本身而言来考虑，并可参考本揭露书为之，但其所提出的标题不应被用作限制的条件。

Claims

1.一种测试一半导体存储器装置的方法，该半导体存储器装置包括多个数据输入/输出(I/O)连接件，该方法包括：

同时通过至少二个该数据输入/输出连接件，从该半导体存储器装置中读取一先前写入数据，其中来自该至少二个数据输入/输出连接件的信号被结合以产生一合成输出信号；

比较该合成输出信号与一预定电压电平；以及

基于该合成输出信号和该预定电压电平的比较结果判定该半导体存储器装置是否恰当地操作。

2.根据权利要求1所述的方法，其中该合成输出信号是被一测试器的一单一输入/输出通道所接收。

3.根据权利要求1所述的方法，其中该读取的步骤包括在一配接器中的一节点上结合该至少二个数据输入/输出连接件的该些信号以产生该合成输出信号。

4.根据权利要求3所述的方法，其中该配接器是被串联设置于该半导体存储器装置以及一测试器之间。

5.根据权利要求1所述的方法，更包括于读取前写入一测试数据至该半导体存储器装置，使得对该先前写入数据的读取包括读取以该方式写入的该测试数据。

6.根据权利要求5所述的方法，其中该测试数据的写入包括分别通过该至少二数据输入/输出连接件，将相同的数据写入至少二存储单元中。

7.根据权利要求6所述的方法，其中比较该合成输出信号与该预定电压电平包括：比较该合成输出信号与一电压输出高(VOH)电平，并判定该合成输出信号的电压电平是否高于该电压输出高电平。

8.根据权利要求6所述的方法，其中比较该合成输出信号与该预定电压电平包括比较该合成输出信号与一电压输出低(VOL)电平，并判定该合成输出信号的电压电平是否低于该电压输出低电平。

9.根据权利要求5所述的方法，其中该测试数据的写入包括分别通过该至少二数据输入/输出连接件，将不同的数据写入至少二存储单元中。

10.根据权利要求9所述的方法，其中比较该合成输出信号与该预定电压电平包括：比较该合成输出信号与一电压输出低(VOL)电平与一电压输出高(VOH)电平，并判定该合成输出信号的电压电平是否介于该电压输出高电平以及该电压输出低电平之间。

11.一种测试一半导体存储器装置的方法，该半导体存储器装置包括多个数据输入/输出(I/O)连接件，该方法包括：

通过该半导体存储器装置的该些数据输入/输出连接件的一第一数据输入/输出连接件以及一第二数据输入/输出连接件，将来自一测试器的一输入/输出通道的一测试数据写入至该半导体存储器装置的多个存储单元中，

其中，该第一数据输入/输出连接件以及该第二数据输入/输出连接件是通过设置于该半导体存储器装置以及该测试器外部的一节点连接至该测试器的该输入/输出通道；

同时通过该第一数据输入/输出连接件以及该第二数据输入/输出连接件，从该半导体存储器装置中读取该测试数据，其中来自该第一数据输入/输出连接件以及该第二数据输入/输出连接件的多个信号被结合于该节点上以产生一合成输出信号；以及

基于该合成输出信号和该预定电压电平的一比较结果判定该半导体存储器装置是否恰当地操作。

12.根据权利要求11所述的方法，其中该合成输出信号是被该测试器的该输入/输出通道所接收。

13.根据权利要求11所述的方法，其中该节点是位于一配接器的内部。

14.根据权利要求13所述的方法，其中该配接器是被串联设置于该半导体存储器装置与该测试器之间。

15.根据权利要求11所述的方法，其中该测试数据的写入步骤包括分别通过该第一数据输入/输出连接件以及该第二数据输入/输出连接件，将相同数据写入至一第一存储单元以及一第二存储单元中。

16.根据权利要求15所述的方法，更包括比较该合成输出信号以及该预定电压电平，其中该预定电压电平为一电压输出高电平，并且判定该合成输出信号的一电压电平是否大于该电压输出高电平。

17.根据权利要求15所述的方法，更包括比较该合成输出信号以及该预定电压电平，其中该预定电压电平为一电压输出低(VOL)电平，并且判定该合成输出信号的该电压电平是否小于该电压输出低电平。

18.根据权利要求11所述的方法，其中该测试数据的该写入包括分别通过该第一数据输入/输出连接件以及该第二数据输入/输出连接件，将不同数据写入至一第一存储单元与一第二存储单元。

19.根据权利要求18所述的方法，更包括比较该合成输出信号以及该预定电压电平，其中该预定电压电平为一电压输出低电平，并且更比较该合成输出信号和一预定电压输出高电平，并且判定该合成输出信号的一电压电平是否位于该电压输出高电平以及该电压输出低电平之间。

20.根据权利要求11所述的方法，其中该测试数据的写入步骤更包括通过该半导体存储器装置的该些数据输入/输出连接件的一第三数据输入/输出连接件以及一第四数据输入/输出连接件写入该测试数据，将来自于该测试器的该输入/输出通道的该测试数据写入至该半导体存储器装置的该些存储单元中，

其中，该第一数据输入/输出连接件、该第二数据输入/输出连接件、该第三数据输入/输出连接件、以及该第四数据输入/输出连接件是通过设置于该半导体存储器装置以及该测试器外部的该节点连接至该测试器的该输入/输出通道；以及

其中，该测试数据的读取步骤更包括同时通过该第一数据输入/输出连接件、该第二数据输入/输出连接件、该第三数据输入/输出连接件、以及该第四数据输入/输出连接件，从该半导体存储器装置中读取该测试数据，其中，来自该第一数据输入/输出连接件、该第二数据输入/输出连接件、该第三数据输入/输出连接件、以及该第四数据输入/输出连接件的多个信号是于该节点上结合以产生一合成输出信号。