CN102355147A - 数字化 llc同步整流谐振变换器控制装置和方法 - Google Patents

数字化 llc同步整流谐振变换器控制装置和方法 Download PDF

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CN102355147A CN201110332776XA CN201110332776A CN102355147A CN 102355147 A CN102355147 A CN 102355147A CN 201110332776X A CN201110332776X A CN 201110332776XA CN 201110332776 A CN201110332776 A CN 201110332776A CN 102355147 A CN102355147 A CN 102355147A
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廖文
高艳霞
杨郑浩
刘攀
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    • Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes

Abstract

本发明涉及一种数字化LLC同步整流谐振变换器控制装置和方法。本装置包括一个数字信号处理器、一个原边高频驱动电路、一个电流采样检测电路、一个电压采样检测电路和一个副边高频驱动电路。数字信号处理器根据经电压采样检测电路反馈的输出电压判断电路运行区域，经三极点两零点补偿后分别改变片内周期寄存器值以生成高频驱动信号，并由数字信号处理器输出到所述的原边高频驱动电路与副边高频驱动电路。电流采样检测电路检测副边输出电流，并输出到数字信号处理器，数字信号处理器根据该电流大小判断是否重载或区域切换时的过流，以及时切断原边高频驱动电路与副边高频驱动电路。本发明使用数字信号处理芯片和外围定时器组合电路对LLC谐振变换器进行数字控制：使用软件和硬件辅助电路的设计实现副边同步整流管的提前开通，通过增加555定时器进行副边驱动信号的控制，减少DSP了片内定时器的使用，有效解决了传统控制策略轻载时引入的同步整流管导通损耗问题，同时减少了数字信号处理芯片PWM口使用，提高整个装置的可靠性。

Description

数字化 LLC同步整流谐振变换器控制装置和方法
技术领域
本发明属于通信电源及LED照明领域，特别涉及一种数字化LLC同步整流谐振变换器控制装置和方法。
 
背景技术
 与传统DCDC拓扑相比，LLC谐振变换器原边MOS管能够在较宽的频率范围内实现零电压开通，并能跟随原边输入电压的升高而提升自身的效率，更适合工作于功率因数校正电路的后端。故LLC谐振变换器逐步代替传统DCDC拓扑应用于大功率场合中。
传统的LLC同步整流谐振变换器通过谐振电感、谐振电容和变压器产生谐振以实现软开关。
LLC同步整流谐振变换器工作状态可分为两个区域：当电路工作在轻载或者空载时，谐振变换器运行在工作区域一；当电路工作于额定负载或重载时，谐振变换器运行于工作区域二。
当时电路运行于重载负载时，副边快恢复二极管零电流开通，进一步提升LLC变换器的效率。若副边输出电流过大，由快恢复二极管引起的导通损耗将降低电路的效率，通常使用同步整流管代替快恢复二极管。现有的控制方法有：
1. 检测副边同步整流管源漏极的电压，当该电压下降至一定数值时，开通同步整流管，使电流由同步整流管的寄生体二极管转由同步整流管流过。由于MOS管源漏极电压信号与电流信号不同步，当MOS管导通时，电流已过零一段时间，副边MOS管将不能零电流开通，同时检测电路也增加了成本和体积。
2. 使用电流互感器检测流经副边同步整流管寄生体二极管的电流，当检测到有电流通过时开通同步整流管。但电流互感器具有寄生电感，易将电流信号延迟，易使开通信号延迟，同时电流互感器增加了成本和体积，容易受干扰，故较少采用。
当LLC同步整流谐振变换器工作在轻载状态时，流经副边同步整流管的电流比对应的原边驱动高电平信号提早了若干时间，采用传统的控制方法，不易提前副边同步整流管开通时间，从而导致了开通损耗。
 
发明内容
本发明的目的在于针对现有技术存在的缺陷，提供的一种数字化LLC同步整流谐振变换器控制装置和方法，提前LLC同步整流谐振变换器副边同步整流管的开通时间，以减少副边同步整流管开通时电流不为零所带来的损耗。启动及空载轻载时使用定频控制，并设计过流保护装置，防止因工作区域跳变而导致的输出过流。
为达到上述目的，本发明采用下述措施和技术方案：
一种数字化LLC同步整流谐振变换器控制装置包括一个数字信号处理器，包括一个原边高频驱动电路、一个电流采样检测电路、一个电压采样检测电路和一个副边高频驱动电路，其特征在于所述数字信号处理器连接所述原边高频驱动电路、电流采样检测电路、电压采样检测电路和副边高频驱动电路时，所述原边高频驱动电路、电流采样检测电路、电压采样检测电路和副边高频驱动电路连接受控的主电路；
所述的数字信号处理器根据经电压采样检测电路反馈的输出电压判断电路运行区域，经三极点两零点补偿后分别改变片内周期寄存器值以生成高频驱动信号，并由数字信号处理器输出到所述的原边高频驱动电路与副边高频驱动电路中，所述两个高频驱动电路将其隔离和功率放大后分别驱动原边和副边MOS管。
所述的电流采样检测电路检测副边输出电流，并输出到数字信号处理器，数字信号处理器根据该电流大小判断是否重载或区域切换时的过流，以及时切断原边高频驱动电路与副边高频驱动电路。
所述的数字信号处理器两个PWM管脚一路连接副边高频驱动电路后控制副边同步整流管开通关断；另一路连接原边高频驱动电路控制原边MOS管开通与关断。
所述的数字信号处理器电流检测电路与电压检测电路使用比例运放电路对电路进行信号采样。
所述的数字化LLC同步整流谐振变换器的控制装置，其特征在于所述的数字信号处理器使用的片内资源为两路AD转换和一个片内定时器寄存器，输出为一路PWM，通过硬件分别控制原边与副边驱动信号。
所述的数字化LLC同步整流谐振变换器控制装置的原边高频驱动电路的结构：
数字信号处理器（101）输出两路PWM信号，该信号通过门电路（408）、自举芯片IR2110（400）将信号放大驱动LLC谐振变换器的上下半桥MOS管；门电路（408）的输出与自举芯片IR2110（400）输入相连。驱动芯片IR2110通过钳位二极管                                               
Figure 201110332776X100002DEST_PATH_IMAGE002
、自举电容
Figure 201110332776X100002DEST_PATH_IMAGE004
、自举电容
Figure 201110332776X100002DEST_PATH_IMAGE006
与供电电压
Figure 201110332776X100002DEST_PATH_IMAGE008
相连，储能电容
Figure 201110332776X100002DEST_PATH_IMAGE010
、
Figure 925782DEST_PATH_IMAGE010
通过电阻、
Figure 201110332776X100002DEST_PATH_IMAGE014
充放电，从而拉高或降低LLC谐振变换器上下桥臂的驱动电平。假设原边上桥臂MOS管
Figure 201110332776X100002DEST_PATH_IMAGE016
关断期间，
Figure 365991DEST_PATH_IMAGE004
已充到足够的电压
Figure 524659DEST_PATH_IMAGE008
。当芯片IR2110输入端
Figure 201110332776X100002DEST_PATH_IMAGE018
为高电平时，片内三极管
Figure 201110332776X100002DEST_PATH_IMAGE020
开通，则
Figure 50318DEST_PATH_IMAGE004
的能量通过，
Figure 955006DEST_PATH_IMAGE012
，放电，储能电容
Figure 677291DEST_PATH_IMAGE010
被充电。当
Figure 622114DEST_PATH_IMAGE018
为低电平时，开通，
Figure 974598DEST_PATH_IMAGE020
断开，
Figure 215348DEST_PATH_IMAGE010
能量经过
Figure 653283DEST_PATH_IMAGE012
，
Figure 401796DEST_PATH_IMAGE022
迅速释放，上桥臂
Figure 608787DEST_PATH_IMAGE016
关断。同理，经过死区时间之后，
Figure 201110332776X100002DEST_PATH_IMAGE024
为高电平，下桥臂开通，
Figure 784553DEST_PATH_IMAGE008
经过
Figure 709784DEST_PATH_IMAGE002
、下桥臂
Figure 996408DEST_PATH_IMAGE026
将
Figure 323485DEST_PATH_IMAGE004
充电至
Figure 607835DEST_PATH_IMAGE008
。选择合适的门电路，保证逻辑门的延时略大于副边光耦及555定时器延时和，便于系统原副边驱动的开通控制。
所述的数字化LLC同步整流谐振变换器控制装置的副边高频驱动电路结构：数字信号处理（101）PWM管脚与
Figure 201110332776X100002DEST_PATH_IMAGE028
口输出经过光耦（501）驱动555组合电路（500）。其中PWM信号经过充电电阻
Figure 201110332776X100002DEST_PATH_IMAGE030
（508）连接储能电容
Figure 201110332776X100002DEST_PATH_IMAGE032
（507）与钳位二极管
Figure 201110332776X100002DEST_PATH_IMAGE034
（504），同时经过另一路的钳位二极管
Figure 201110332776X100002DEST_PATH_IMAGE036
（509）连接对称电路的555控制芯片（511）管脚2；钳位二极管
Figure 201110332776X100002DEST_PATH_IMAGE038
 （517）、钳位二极管
Figure 443199DEST_PATH_IMAGE034
（504）与放电电阻
Figure 201110332776X100002DEST_PATH_IMAGE040
（505）连接本电路的555控制芯片（521）管脚2；VCC通过（503）与
Figure 201110332776X100002DEST_PATH_IMAGE044
（506）连接本电路的555控制芯片（521）管脚6与管脚7；555控制芯片（521）管脚1接地，管脚5连接于接地电容
Figure 201110332776X100002DEST_PATH_IMAGE046
（522），管脚3连接于栅极电阻
Figure 201110332776X100002DEST_PATH_IMAGE048
（524）输出驱动副边同步整流管，管脚8连接供电电压VCC。
     1）当数字信号处理器PWM输出口
Figure 201110332776X100002DEST_PATH_IMAGE050
输出高电平，且PWM输出口
Figure 201110332776X100002DEST_PATH_IMAGE052
输出低电平时，经过光耦功率放大的高电平通过向
Figure 341196DEST_PATH_IMAGE032
充电，直至
Figure 858765DEST_PATH_IMAGE032
电压等于光耦输出的高电平。同理可得PWM输出口
Figure 758587DEST_PATH_IMAGE050
输出低电平，且PWM输出口输出高电平时的电路运行情况。
2）当数字信号处理器PWM输出口
Figure 423104DEST_PATH_IMAGE050
输出低电平，且PWM输出口
Figure 49257DEST_PATH_IMAGE052
输出低电平时，此时
Figure 201110332776X100002DEST_PATH_IMAGE054
能量通过回路
Figure 201110332776X100002DEST_PATH_IMAGE056
-
Figure 728720DEST_PATH_IMAGE038
 -以及回路
Figure 201110332776X100002DEST_PATH_IMAGE058
-
Figure 201110332776X100002DEST_PATH_IMAGE060
放电，同时
Figure 379330DEST_PATH_IMAGE032
能量通过
Figure 176384DEST_PATH_IMAGE030
--以及
Figure 766132DEST_PATH_IMAGE034
-
Figure 734088DEST_PATH_IMAGE040
放电。当555定时器2脚输出电压低于触发值，555定时器3脚输出电压由低变成高电平。通过合理的、
Figure 201110332776X100002DEST_PATH_IMAGE062
以及
Figure 167922DEST_PATH_IMAGE044
、
Figure 201110332776X100002DEST_PATH_IMAGE064
参数设计，便于协助电路于适当时候关断。
3）通过数字信号处理器软件中断时对
Figure 298689DEST_PATH_IMAGE028
口输出控制，根据电路运行区域适时关断与开启
Figure 499864DEST_PATH_IMAGE028
口。
Figure 817712DEST_PATH_IMAGE028
口通过电阻与定时器芯片555的4脚相连，从而完成对555定时器的输出开通和关断的控制。
数字信号处理器可以通过软件中断法实现周期中断中嵌套比较中断，故采用一个片内定时器即可控制LLC同步整流谐振变换电路。通过软件比较中断，关断IO口从而关断副边驱动信号，确保电路的稳定运行。
一种数字化LLC谐振变换器控制方法，采用上述的控制装置对上述全电路进行控制，其特征在于控制步骤如下：
（1） 初始化数字信号处理器的定时器
Figure 201110332776X100002DEST_PATH_IMAGE066
，将其设为比较中断，使电路定占空比定频启动，并设置死区时间为
Figure 201110332776X100002DEST_PATH_IMAGE068
，减少变频启动对电路的冲击和电磁干扰；
（2） 进入中断后，判断电路是否软启动与过流，若电路工作于输出过流状态，则跳出中断，并关断PWM输出，；若电路工作于软启动状态，则继续保持定占空比定频启动控制。
当电路工作于正常状态时，关闭定时器
Figure 395324DEST_PATH_IMAGE066
比较中断，开放周期中断，清除中断标志位以允许下次进入比较中断，并对电路进行三极点两零点的补偿，得到控制信号
Figure 201110332776X100002DEST_PATH_IMAGE070
。
（3） 将口置高，避免因前一次进入定时器比较中断将
Figure 254138DEST_PATH_IMAGE028
置零而导致此次进入周期中断555定时器输出错误的驱动信号。
 （4） 判断电路工作区域，进行分类控制：   
Figure 201110332776X100002DEST_PATH_IMAGE072
若控制信号
Figure 121600DEST_PATH_IMAGE070
大于给定信号
Figure 201110332776X100002DEST_PATH_IMAGE074
，则系统处于极轻载区域或启动区，系统对系统进行高频区域驱动控制，实现定频调脉宽闭环。 给定信号
Figure 237324DEST_PATH_IMAGE074
为系统进行调频与调占空比切换的临界频率。
Figure 201110332776X100002DEST_PATH_IMAGE076
若控制信号
Figure 201110332776X100002DEST_PATH_IMAGE078
，则系统处于重载区域，对系统进行第二区域驱动控制，实现对应原副边驱动信号同步开通，原副边驱动信号根据电路参数关断，系统运行于调频定脉宽状态。其中给定信号与
Figure 201110332776X100002DEST_PATH_IMAGE082
为LLC同步谐振变换器的两个谐振点：
，
Figure 201110332776X100002DEST_PATH_IMAGE086
     
Figure 201110332776X100002DEST_PATH_IMAGE088
若控制信号
Figure DEST_PATH_IMAGE090
，则系统处于轻载区域，对系统进行轻载区域驱动控制，实现副边驱动信号提前原边驱动信号若干时钟周期开通，原副边驱动信号同步关断。
（5） 退出中断，返回步骤（2）。
上述主程序控制步骤（4）中的第一区域控制子程序执行如下步骤：
Figure DEST_PATH_IMAGE092
使能
Figure 765519DEST_PATH_IMAGE066
定时器比较中断；
Figure DEST_PATH_IMAGE094
设置寄存器死区时间为，周期寄存器为
Figure 201110332776X100002DEST_PATH_IMAGE098
，
Figure 78274DEST_PATH_IMAGE066
比较寄存器值设为
Figure 201110332776X100002DEST_PATH_IMAGE100
。其中
Figure 201110332776X100002DEST_PATH_IMAGE102
为原副边驱动电路延时差，555组合电路中电容
Figure 100456DEST_PATH_IMAGE032
Figure 752018DEST_PATH_IMAGE054
充放电时间以及进入退出中断现场保护所花时间总和；
Figure DEST_PATH_IMAGE104
调用比较中断子程序，确保副边二极管开通时间为一个谐振周期，实现
Figure 594072DEST_PATH_IMAGE028
口及时输出置零；
Figure DEST_PATH_IMAGE106
关闭比较中断，返回周期中断。
上述主程序步骤(4)中的第二区域控制子程序执行如下步骤：
使能定时器比较中断；
Figure 688433DEST_PATH_IMAGE094
设置
Figure 519248DEST_PATH_IMAGE066
寄存器死区时间为
Figure DEST_PATH_IMAGE108
， 
Figure 780465DEST_PATH_IMAGE066
周期寄存器值设为
Figure 449343DEST_PATH_IMAGE098
，比较寄存器值设为
Figure DEST_PATH_IMAGE110
，其中
Figure 505024DEST_PATH_IMAGE108
与电路启动时定频控制设置死区时间
Figure 259353DEST_PATH_IMAGE068
相同；
Figure DEST_PATH_IMAGE112
，
Figure DEST_PATH_IMAGE114
调用比较中断子程序，及时关断副边二极管；
 
Figure 411428DEST_PATH_IMAGE106
关闭比较中断，返回周期中断。
上述主程序步骤（4）中的高频控制子程序执行如下步骤：
Figure 575693DEST_PATH_IMAGE092
开启比较中断，进行两极点单零点PI补偿运算得到
Figure 201110332776X100002DEST_PATH_IMAGE116
；
Figure 879636DEST_PATH_IMAGE094
配置
Figure 482656DEST_PATH_IMAGE066
寄存器死区时间为
Figure 201110332776X100002DEST_PATH_IMAGE118
，设置和
Figure DEST_PATH_IMAGE120
周期寄存器为
Figure DEST_PATH_IMAGE122
，设置
Figure 87391DEST_PATH_IMAGE066
和比较寄存器为
Figure 895128DEST_PATH_IMAGE116
，实现电路定频调占空比控制，防止数字信号处理器计算溢出；
Figure 201110332776X100002DEST_PATH_IMAGE124
，
Figure DEST_PATH_IMAGE126
 调用比较中断子程序，及时关断副边二极管；
关闭比较中断，返回周期中断。
上述主程序中比较中断控制子程序执行如下步骤：
保护现场；
Figure 856950DEST_PATH_IMAGE094
清除中断标志位，开放同级中断；
Figure 271751DEST_PATH_IMAGE104
置
Figure 214299DEST_PATH_IMAGE028
为低电平，通过555定时器组合电路迅速关断副边同步整流管；
Figure 233594DEST_PATH_IMAGE106
恢复现场，返回。
 
本发明与现有技术相比较，具有如下显而易见优点：
本发明适用于数字化LLC同步整流谐振变换器，通过软件和硬件辅助电路的设计，解决了传统控制策略在轻载时引入同步整流管导通损耗的问题，有效地提升轻载状态时电路的效率，。
     本发明根据数字控制系统通过外围硬件芯片辅助减少PWM口使用，同时提高了整个装置的可靠性。
附图说明
图1是根据本发明的一种LLC同步整流谐振变换器同步整流数字控制装置。
图2是LLC同步整流数字控制装置的原副边驱动及谐振电流电压波形图。
图3是根据本发明的LLC同步整流数字控制装置使用的DSP片内资源图。
图4是根据本发明的LLC同步整流数字控制装置原边驱动电路图。
图5是根据本发明的LLC同步整流数字控制装置副边驱动电路图。
图6是根据本发明的数字控制装置主程序算法流程图。
图7是根据本发明的器数字控制装置第一区域驱动子程序算法流程图。
图8是根据本发明的器数字控制装置第二区域驱动子程序算法流程图。
图9是根据本发明的器数字控制装置高频区域驱动子程序算法流程图。
图10是根据本发明的比较中断子程序流程图。
 
具体实施方式
本发明的优选实施例结合附图详述如下：
实施例一：
参见附图1，本发明的一种数字化LLC同步整流谐振变换器同步整流控制装置的结构框图，包括主电路（100）和对应的控制装置。控制电路包括一个数字信号处理器DSP（101）、一个原边高频驱动电路（103）、一个电流采样检测电路（105）、一个电压采样检测电路（102）以及一个副边高频驱动电路（104）。
上述的数字信号处理器（101）根据经电压采样检测电路（102）反馈的输出电压判断电路运行区域，经三极点两零点补偿后分别改变两个片内周期寄存器值以生成高频驱动信号，并由数字信号处理器（101）输出到所述的高频驱动电路（103）与（104）中，所述高频驱动电路（103）、（104）将其隔离和功率放大后驱动原副边MOS管。
上述的电流检测电路（105）检测副边输出电流，并输出到数字信号处理器（101），数字信号处理器（101）根据该电流大小判断是否重载或区域切换时的过流，以及时切断原副边高频驱动电路（103）与（104）。
上述的数字信号处理芯片（101）两个PWM管脚一路连接原边高频驱动电路（103）后控制原边MOS管开通与关断。另一路连接副边高频驱动电路（104）控制副边同步整流管开通关断.
参见图3，所述的数字信号处理器DSP（101）使用的片内资源为两路AD转换和一个片内定时器寄存器。 
参见图4，所述的数字化LLC同步整流谐振变换器控制装置的原边高频驱动电路（103）使用门电路（408）与自举芯片IR2110（400）驱动电路，该电路结构为：
数字信号处理器（101）输出两路PWM信号，该信号通过门电路（408）、自举芯片IR2110（400）将信号放大驱动LLC谐振变换器的上下半桥MOS管；门电路（408）的输出与自举芯片IR2110（400）输入相连。驱动芯片IR2110（400）通过钳位二极管
Figure 919790DEST_PATH_IMAGE002
（401）、自举电容
Figure 126780DEST_PATH_IMAGE004
（402）自举电容
Figure 302547DEST_PATH_IMAGE006
（403）与供电电压
Figure 227778DEST_PATH_IMAGE008
相连，储能电容
Figure 452085DEST_PATH_IMAGE010
（406）、
Figure 841479DEST_PATH_IMAGE010
（407）通过电阻
Figure 860250DEST_PATH_IMAGE012
（405）、
Figure 272777DEST_PATH_IMAGE014
（404）充放电，从而拉高或降低LLC谐振变换器上下桥臂的驱动电平。选择合适的门电路，保证逻辑门的延时略大于副边光耦及555定时器延时和，便于系统原副边驱动的开通控制。
参见图5，所述的数字化LLC同步整流谐振变换器控制装置的副边高频驱动电路（104）由光耦芯片及555触发器组合电路构成，其特征在于：
   数字信号处理（101）PWM管脚与
Figure 363093DEST_PATH_IMAGE028
口输出经过光耦（501）驱动555组合电路（500）。其中PWM信号经过充电电阻
Figure 544675DEST_PATH_IMAGE030
（508）连接储能电容
Figure 563709DEST_PATH_IMAGE032
（507）与钳位二极管
Figure 197953DEST_PATH_IMAGE034
（504），同时经过另一路的钳位二极管
Figure 764063DEST_PATH_IMAGE036
（509）连接对称电路的555控制芯片（511）管脚2；钳位二极管
Figure 128049DEST_PATH_IMAGE038
 （517）、钳位二极管
Figure 754202DEST_PATH_IMAGE034
（504）与放电电阻
Figure 875742DEST_PATH_IMAGE040
（505）连接本电路的555控制芯片（521）管脚2；VCC通过
Figure 307860DEST_PATH_IMAGE042
（503）与（506）连接本电路的555控制芯片（521）管脚6与管脚7；555控制芯片（521）管脚1接地，管脚5连接于接地电容
Figure 323407DEST_PATH_IMAGE046
（522），管脚3连接于栅极电阻
Figure 932242DEST_PATH_IMAGE048
（524）输出驱动副边同步整流管，管脚8连接供电电压VCC。
1）当数字信号处理器（101）PWM输出口
Figure 840156DEST_PATH_IMAGE050
输出高电平，且PWM输出口
Figure 414619DEST_PATH_IMAGE052
输出低电平时，经过光耦功率放大的高电平通过
Figure 382575DEST_PATH_IMAGE030
（508）向
Figure 478707DEST_PATH_IMAGE032
（507）充电，直至
Figure 252628DEST_PATH_IMAGE032
（507）电压等于光耦（501）输出的高电平。同理可得PWM输出口
Figure 117815DEST_PATH_IMAGE050
输出低电平，且PWM输出口输出高电平时的电路运行情况。
2）当数字信号处理器（101）PWM输出口输出低电平，且PWM输出口
Figure 417713DEST_PATH_IMAGE052
输出低电平，即处于PWM死区时间时，
Figure 199724DEST_PATH_IMAGE054
（516）能量通过回路
Figure 509483DEST_PATH_IMAGE056
（515）-
Figure 580207DEST_PATH_IMAGE038
 （517）-
Figure 197395DEST_PATH_IMAGE040
（505）以及回路
Figure 37175DEST_PATH_IMAGE058
（518）-
Figure 517835DEST_PATH_IMAGE060
（510）放电，同时
Figure 138172DEST_PATH_IMAGE032
（507） 能量通过
Figure 729691DEST_PATH_IMAGE030
（508）-
Figure 486294DEST_PATH_IMAGE036
（509）-
Figure 403434DEST_PATH_IMAGE060
（510）以及
Figure 183172DEST_PATH_IMAGE034
（504）-
Figure 640698DEST_PATH_IMAGE040
（505）放电。当555定时器（511、521）2脚电压低于触发值，555定时器（511、521）3脚输出电压由低变成高电平。通过合理的
Figure 455070DEST_PATH_IMAGE042
（503）、
Figure 277532DEST_PATH_IMAGE062
（519）以及
Figure 102488DEST_PATH_IMAGE044
（506）、（520）参数设计，便于协助电路于适当时候关断。
3）通过数字信号处理器（101）软件中断时对
Figure 970267DEST_PATH_IMAGE028
口输出控制，根据电路运行区域适时关断与开启
Figure 25948DEST_PATH_IMAGE028
口。
Figure 780277DEST_PATH_IMAGE028
口通过电阻与芯片555（521、511）管脚4相连，从而完成对555定时器（511、521）输出开通和关断的控制。
上述的LLC同步整流谐振变换器，原副边对应电路采用同一路PWM输出信号，通过硬件方式，提前开通或关断副边驱动信号，确保电路稳定的同时减少了轻载和空载时电路的损耗。
当电路工作在第一工作区域时，原边开关管
Figure 579606DEST_PATH_IMAGE050
开通，输入电压通过原边开关
Figure 102991DEST_PATH_IMAGE050
、谐振电感
Figure DEST_PATH_IMAGE128
与谐振电容
Figure DEST_PATH_IMAGE130
进行谐振，能量由副边开关管
Figure DEST_PATH_IMAGE132
传至负载端。当原边开关管
Figure 158934DEST_PATH_IMAGE050
关断后，寄生电容
Figure 400559DEST_PATH_IMAGE032
被充至输入电压，寄生电容
Figure 675683DEST_PATH_IMAGE044
放至零电压，此时原边开关管
Figure 381471DEST_PATH_IMAGE052
被寄生体二极管钳位，保证了零电压开通，该工作区域电路的谐振频率为
Figure 445559DEST_PATH_IMAGE084
。
附图2（a）给出了第一工作区域的电路工作波形图。其中
Figure 586690DEST_PATH_IMAGE050
、
Figure 84668DEST_PATH_IMAGE052
为原边驱动波形，
Figure DEST_PATH_IMAGE134
、为副边驱动波形，
Figure DEST_PATH_IMAGE136
、
Figure DEST_PATH_IMAGE138
分别为谐振电容电压波形与原边谐振电流波形。从图2（a）可以看出当电路工作在轻载区域时，原边电路开启时，副边电流
Figure DEST_PATH_IMAGE140
、
Figure DEST_PATH_IMAGE142
已经过零。故须提前副边驱动信号，减少损耗。
当电路工作在第二工作区域时，原边开关管开通，输入电压通过原边开关管
Figure 377874DEST_PATH_IMAGE050
、谐振电感
Figure 730358DEST_PATH_IMAGE128
与谐振电容
Figure 735223DEST_PATH_IMAGE130
进行谐振，能量由副边开关管
Figure 173158DEST_PATH_IMAGE132
传至负载端。此时电路的开关频率小于谐振频率，当电路谐振至励磁电流等于谐振电流时，副边同步整流管须关断，防止电流反向流入同步整流管而导致系统崩溃。这时由于励磁电感
Figure DEST_PATH_IMAGE144
不被输出电压钳位，故谐振电感（）与谐振电容以及励磁电感
Figure 805892DEST_PATH_IMAGE144
三者共同谐振，电路谐振频率为。当原边开关管关断后，寄生电容
Figure 79245DEST_PATH_IMAGE032
被充电至输入电压，寄生电容
Figure 363596DEST_PATH_IMAGE044
放至零电压，此时原边开关管
Figure 776122DEST_PATH_IMAGE052
被寄生体二极管钳位，保证了零电压开通。
附图2（b）给出了第二工作区域的电路工作波形图。其中
Figure 48021DEST_PATH_IMAGE050
、
Figure 237694DEST_PATH_IMAGE052
为原边驱动波形，
Figure 199833DEST_PATH_IMAGE134
、
Figure 765944DEST_PATH_IMAGE132
为副边驱动波形，、
Figure 986109DEST_PATH_IMAGE138
分别为谐振电容电压波形与原边谐振电流波形。从图2（b）可以看出当电路工作在重载区域时，原边谐振电流谐振周期较小。当谐振电流为零时，副边同步整流管需要及时关断，防止能量倒灌入原边，造成系统崩溃。
实施例二：
参见图6，本数字化LLC同步整流谐振变换器的控制方法，采用上述的控制装置对上述电路进行控制，则其特征在于控制步骤如下：
（1） 初始化数字信号处理器的定时器
Figure 373228DEST_PATH_IMAGE066
，将其设为比较中断，使电路定占空比定频启动，并设置死区时间为
Figure 805346DEST_PATH_IMAGE068
，减少变频启动对电路的冲击和电磁干扰。 此处需置高
Figure 695942DEST_PATH_IMAGE028
口，保证555定时器的正常运作；
（2） 进入中断后，判断电路是否软启动与过流，若电路工作于输出过流状态，则跳出中断，并关断PWM输出，；若电路工作于软启动状态，则继续保持定占空比定频启动控制。
当电路工作于正常状态时，关闭定时器比较中断，开放周期中断，清除中断标志位以允许下次进入比较中断子程序，并对电路进行三极点两零点的补偿，得到控制信号
Figure 164149DEST_PATH_IMAGE070
。
    LLC同步整流谐振变换器的传递函数为
 
式中，低频的
Figure DEST_PATH_IMAGE148
是由输出滤波电路产生的，而是电容等效串联电阻（ESR）效应而产生的。当电路运行于工作状态一时，
Figure DEST_PATH_IMAGE152
的解为两个分离的极点，随着开关频率向谐振点
Figure 963740DEST_PATH_IMAGE080
接近而接近。当电路运行于工作状态二时，该方程为双重极点。使用三型补偿方法，在
Figure 974422DEST_PATH_IMAGE148
处添加零点，双极点处添加一个零点，在
Figure DEST_PATH_IMAGE154
处添加一极点，并在开关频率的一半处添加一个极点；
（3） 将
Figure 4695DEST_PATH_IMAGE028
口置高，避免因前一次进入定时器比较中断将
Figure 100827DEST_PATH_IMAGE028
置零而导致此次进入周期中断555定时器输出错误的驱动信号；
 （4） 判断电路工作区域，进行分类控制：   
   
Figure 812431DEST_PATH_IMAGE072
若补偿控制信号大于给定信号
Figure 878793DEST_PATH_IMAGE074
，则系统处于极轻载区域或启动区，进入高频区域控制。参见图7，其中给定信号
Figure 524538DEST_PATH_IMAGE074
为系统进行调频与调占空比切换的临界频率。高频区域控制步骤如下：
Figure DEST_PATH_IMAGE156
开启比较中断，进行两极点单零点PI补偿运算得到
Figure 774253DEST_PATH_IMAGE116
；
Figure DEST_PATH_IMAGE158
配置
Figure 323309DEST_PATH_IMAGE066
寄存器死区时间为
Figure 633067DEST_PATH_IMAGE118
，设置
Figure 766108DEST_PATH_IMAGE066
和
Figure 819515DEST_PATH_IMAGE120
周期寄存器为，设置
Figure 202272DEST_PATH_IMAGE066
和
Figure 494713DEST_PATH_IMAGE120
比较寄存器为
Figure 414127DEST_PATH_IMAGE116
，实现电路定频调占空比控制，防止数字信号处理器计算溢出。 
Figure 108414DEST_PATH_IMAGE124
，
 
Figure DEST_PATH_IMAGE160
调用比较中断子程序，及时关断副边二极管；
Figure DEST_PATH_IMAGE162
关闭比较中断，返回周期中断。
Figure 431390DEST_PATH_IMAGE076
若控制信号
Figure 826599DEST_PATH_IMAGE078
，则系统处于重载或额定工作区，对系统进行第二区域驱动控制，参见图8，实现对应原副边驱动信号同步开通，原副边驱动信号根据电路参数关断，系统运行于调频定脉宽状态。其中给定信号与为LLC同步谐振变换器的两个谐振点：
，
Figure 54001DEST_PATH_IMAGE086
第二区域驱动控制步骤如下：
Figure 457301DEST_PATH_IMAGE156
使能
Figure 716244DEST_PATH_IMAGE066
定时器比较中断；
Figure 28496DEST_PATH_IMAGE158
设置
Figure 765507DEST_PATH_IMAGE066
寄存器死区时间为
Figure 288893DEST_PATH_IMAGE108
， 
Figure 781054DEST_PATH_IMAGE066
周期寄存器值设为
Figure 757100DEST_PATH_IMAGE098
，比较寄存器值设为，其中
Figure 3591DEST_PATH_IMAGE108
与电路启动时定频控制设置死区时间
Figure 338757DEST_PATH_IMAGE068
相同。
Figure 67679DEST_PATH_IMAGE112
，
Figure 208810DEST_PATH_IMAGE114
调用比较中断子程序，及时关断副边二极管；
 
Figure 776637DEST_PATH_IMAGE162
关闭比较中断，返回周期中断。
 
Figure 992855DEST_PATH_IMAGE088
若控制信号
Figure 875360DEST_PATH_IMAGE090
，则系统处于轻载区域，对系统进行第一区域驱动控制，参见图9，实现副边驱动信号提前原边驱动信号若干时钟周期开通，原副边驱动信号同步关断。其中第一区域驱动控制步骤如下：
  
Figure 290161DEST_PATH_IMAGE156
使能
Figure 232709DEST_PATH_IMAGE066
定时器比较中断；
Figure 670644DEST_PATH_IMAGE158
设置
Figure 153578DEST_PATH_IMAGE066
寄存器死区时间为
Figure 626147DEST_PATH_IMAGE096
，
Figure 474018DEST_PATH_IMAGE066
周期寄存器为
Figure 461565DEST_PATH_IMAGE098
，
Figure 685873DEST_PATH_IMAGE066
比较寄存器值设为
Figure 12949DEST_PATH_IMAGE100
。其中
Figure 861082DEST_PATH_IMAGE102
为原副边驱动电路延时差，555组合电路（500）中电容
Figure 273609DEST_PATH_IMAGE032
、
Figure 98345DEST_PATH_IMAGE054
（517、504）充放电时间以及进入退出中断现场保护所花时间总和；
Figure 279928DEST_PATH_IMAGE160
调用比较中断子程序，确保副边二极管开通时间为一个谐振周期，实现
Figure 735180DEST_PATH_IMAGE028
口及时输出置零；
Figure 697320DEST_PATH_IMAGE162
关闭比较中断子程序，返回周期中断。
（5） 退出中断，返回步骤（2）。
本发明的控制方式采用了周期中断和比较中断两种中断，需要使用软件启动和关断中断，故在进入周期中断后，首先清除中断标志，当电路进入工作区域判断时，开启比较中断，确保副边电路可以在合适的时间内关断。当进入比较中断后，清除比较中断标志位，保证了比较中断退出后能再次响应周期中断。
故上述主程序中比较中断子程序执行如下步骤，参见图10：
Figure 263430DEST_PATH_IMAGE092
保护现场。
Figure 299519DEST_PATH_IMAGE094
清除中断标志位，开放同级中断。
Figure 987990DEST_PATH_IMAGE104
置
Figure 375109DEST_PATH_IMAGE028
为低电平，通过555定时器组合电路（500）迅速关断副边同步整流管。
Figure DEST_PATH_IMAGE164
恢复现场，返回。

Claims (8)

1.一种数字化LLC同步整流谐振变换器控制装置，包括一个数字信号处理器（101）、一个原边高频驱动电路（103）、一个电流采样检测电路（105）、一个电压采样检测电路（102）和一个副边高频驱动电路（104），其特征在于所述数字信号处理器（101）连接所述原边高频驱动电路（103）、电流采样检测电路（105）、电压采样检测电路（102）和副边高频驱动电路（104），所述原边高频驱动电路（103）、电流采样检测电路（105）、电压采样检测电路（102）和副边高频驱动电路（104）连接受控的主电路（100）；
所述的数字信号处理器（101）根据经电压采样检测电路（102）反馈的输出电压判断电路运行区域，经三极点两零点补偿后分别改变片内周期寄存器值以生成高频驱动信号，并由数字信号处理器（101）输出到所述的原边高频驱动电路（103）与副边高频驱动电路（104）中，所述两个高频驱动电路（103、104）将其隔离和功率放大后分别驱动原边和副边MOS管；
所述的电流采样检测电路（105）检测副边输出电流，并输出到数字信号处理器（101），数字信号处理器（101）根据该电流大小判断是否重载或区域切换时的过流，以及时切断原边高频驱动电路（103）与副边高频驱动电路（104）。
2.根据权利要求1所述的数字化LLC同步整流谐振变换器控制装置，其特征在于所述原边高频驱动电路（103）的结构：数字信号处理器（101）输出两路PWM信号，该信号通过门电路（408）、自举芯片IR2110（400）将信号放大驱动LLC谐振变换器的上下半桥MOS管；门电路（408）的输出与自举芯片IR2110（400）输入相连；
驱动芯片IR2110（400）通过钳位二极管                                                
Figure 274297DEST_PATH_IMAGE001
（401）、自举电容（402）自举电容
Figure 227526DEST_PATH_IMAGE003
（403）与供电电压
Figure 265889DEST_PATH_IMAGE004
相连，储能电容
Figure 806592DEST_PATH_IMAGE005
（406）、
Figure 574697DEST_PATH_IMAGE005
（407）通过电阻
Figure 909863DEST_PATH_IMAGE006
（405）、
Figure 638785DEST_PATH_IMAGE007
（404）充放电，从而拉高或降低LLC谐振变换器上下桥臂的驱动电平；
选择合适的门电路，保证逻辑门的延时略大于副边光耦及555定时器延时和，便于系统原副边驱动的开通控制。
3.根据权利要求1所述的数字化LLC同步整流谐振变换器控制装置，其特征在于所述副边高频驱动电路（104），电路结构为：
数字信号处理（101）PWM管脚与
Figure 281381DEST_PATH_IMAGE008
口输出经过光耦（501）驱动555组合电路（500）；
其中PWM信号经过充电电阻
Figure 779358DEST_PATH_IMAGE009
（508）连接储能电容
Figure 347743DEST_PATH_IMAGE010
（507）与钳位二极管
Figure 563961DEST_PATH_IMAGE011
（504），同时经过另一路的钳位二极管
Figure 508783DEST_PATH_IMAGE012
（509）连接对称电路的555控制芯片（511）管脚2；钳位二极管
Figure 923584DEST_PATH_IMAGE013
 （517）、钳位二极管
Figure 866132DEST_PATH_IMAGE011
（504）与放电电阻（505）连接本电路的555控制芯片（521）管脚2；VCC通过
Figure 288465DEST_PATH_IMAGE015
（503）与
Figure 761035DEST_PATH_IMAGE016
（506）连接本电路的555控制芯片（521）管脚6与管脚7；555控制芯片（521）管脚1接地，管脚5连接于接地电容
Figure 671222DEST_PATH_IMAGE017
（522），管脚3连接于栅极电阻
Figure 596453DEST_PATH_IMAGE018
（524）输出驱动副边同步整流管，管脚8连接供电电压VCC；
 1）当数字信号处理器（101）PWM输出口
Figure 883078DEST_PATH_IMAGE019
输出高电平，且PWM输出口
Figure 210154DEST_PATH_IMAGE020
输出低电平时，经过光耦功率放大的高电平通过（508）向
Figure 969348DEST_PATH_IMAGE010
（507）充电，直至
Figure 295550DEST_PATH_IMAGE010
（507）电压等于光耦（501）输出的高电平；
同理可得PWM输出口
Figure 601766DEST_PATH_IMAGE019
输出低电平，且PWM输出口
Figure 57018DEST_PATH_IMAGE020
输出高电平时的电路运行情况；
2）当数字信号处理器（101）PWM输出口
Figure 19158DEST_PATH_IMAGE019
输出低电平，且PWM输出口
Figure 585268DEST_PATH_IMAGE020
输出低电平时，此时
Figure 179280DEST_PATH_IMAGE021
（516）能量通过回路
Figure 805433DEST_PATH_IMAGE022
（515）-
Figure 192552DEST_PATH_IMAGE013
 （517）-
Figure 359092DEST_PATH_IMAGE014
（505）以及回路
Figure 515266DEST_PATH_IMAGE023
（518）-
Figure 374638DEST_PATH_IMAGE024
（510）放电，同时
Figure 983474DEST_PATH_IMAGE010
（507） 能量通过
Figure 219283DEST_PATH_IMAGE009
（508）-
Figure 229964DEST_PATH_IMAGE012
（509）-
Figure 197920DEST_PATH_IMAGE024
（510）以及
Figure 857834DEST_PATH_IMAGE011
（504）-
Figure 303859DEST_PATH_IMAGE014
（505）放电；
当555定时器（511、521）2脚电压低于触发值，555定时器（511、521）3脚输出电压由低变成高电平；
通过合理的
Figure 496943DEST_PATH_IMAGE015
（503）、（519）以及
Figure 219228DEST_PATH_IMAGE016
（506）、
Figure 531261DEST_PATH_IMAGE026
（520）参数设计，便于协助电路于适当时候关断；
3）通过数字信号处理器（101）软件中断时对
Figure 516535DEST_PATH_IMAGE008
口输出控制，根据电路运行区域适时关断与开启
Figure 888610DEST_PATH_IMAGE008
口；
Figure 959334DEST_PATH_IMAGE008
口通过电阻与芯片555（521、511）管脚4相连，从而完成对555定时器（511、521）输出开通和关断的控制。
4.一种数字化LLC谐振变换器的控制方法，采用根据权利要求1所述的数字化LLC谐振变换器控制装置对主电路（100）进行数字化控制，其特征在于控制步骤如下：
（1） 初始化数字信号处理器（101）的定时器
Figure 12741DEST_PATH_IMAGE027
，将其寄存器设为比较中断，使电路定占空比定频启动，并设置死区时间为
Figure 416303DEST_PATH_IMAGE028
，减少变频启动对电路的冲击和电磁干扰；
（2） 进入中断后，判断电路是否软启动与过流，若电路工作于输出过流状态，则跳出中断，并关断PWM输出，；若电路工作于软启动状态，则继续保持定占空比定频启动控制；
当电路工作于正常状态时，关闭定时器
Figure 896963DEST_PATH_IMAGE027
比较中断，开放周期中断，清除中断标志位以允许下次进入比较中断子程序，并对电路进行三极点两零点的补偿，得到控制信号
Figure 189404DEST_PATH_IMAGE029
；
（3） 将
Figure 108818DEST_PATH_IMAGE008
口置高，避免因前一次程序进入定时器比较中断子程序将
Figure 803105DEST_PATH_IMAGE008
置零而导致此次进入周期中断555定时器输出错误的驱动信号；
 （4） 判断电路工作区域，进行分类控制：   
 ①若控制信号
Figure 516983DEST_PATH_IMAGE029
大于给定信号
Figure 562299DEST_PATH_IMAGE030
，则系统处于极轻载区域或启动区，对系统进行高频区域驱动控制，实现定频调脉宽闭环；
其中给定信号
Figure 957508DEST_PATH_IMAGE030
为系统进行调频与调占空比切换的临界频率；
②若控制信号
Figure 568618DEST_PATH_IMAGE031
，则系统处于重载或额定工作区域，对系统进行第二区域驱动控制，实现对应原副边驱动信号同步开通，原副边驱动信号根据电路参数关断，系统运行于调频定脉宽状态；
其中给定信号
Figure 656660DEST_PATH_IMAGE032
与
Figure 487475DEST_PATH_IMAGE033
为LLC同步谐振变换器的两个谐振点：
Figure 420796DEST_PATH_IMAGE034
，
Figure 151992DEST_PATH_IMAGE035
③若控制信号
Figure 410935DEST_PATH_IMAGE036
，则系统处于轻载工作区域，对系统进行第一区域驱动控制，实现副边驱动信号提前原边驱动信号若干时钟周期开通，原副边驱动信号同步关断；
（5） 退出中断，返回步骤（2）。
5.根据权利要求4所述的数字化LLC谐振变换器的控制方法，其特征在于所述步骤（4）的第一区域驱动子程序执行如下步骤：
 
Figure 899685DEST_PATH_IMAGE037
使能
Figure 964593DEST_PATH_IMAGE027
定时器比较中断；
Figure 487978DEST_PATH_IMAGE038
设置
Figure 652243DEST_PATH_IMAGE027
寄存器死区时间为，
Figure 496888DEST_PATH_IMAGE027
周期寄存器为
Figure 432702DEST_PATH_IMAGE040
，
Figure 33448DEST_PATH_IMAGE027
比较寄存器值设为；
其中
Figure 903501DEST_PATH_IMAGE042
为原副边驱动电路延时差，555组合电路（500）中电容
Figure 401478DEST_PATH_IMAGE010
、
Figure 969863DEST_PATH_IMAGE021
（507、516）充放电时间以及进入退出中断现场保护所花时间总和；
Figure 186081DEST_PATH_IMAGE043
调用比较中断子程序，确保副边二极管开通时间为一个谐振周期，实现
Figure 68586DEST_PATH_IMAGE008
口及时输出置零；
Figure 483387DEST_PATH_IMAGE044
关闭比较中断，返回周期中断。
6.根据权利要求4所述的数字化LLC谐振变换器控制方法，其特征在于所述步骤（4）中的第二区域驱动子程序执行如下步骤：
 
Figure 160356DEST_PATH_IMAGE037
使能
Figure 162072DEST_PATH_IMAGE027
定时器比较中断；
Figure 848268DEST_PATH_IMAGE038
设置
Figure 55259DEST_PATH_IMAGE027
寄存器死区时间为
Figure 231025DEST_PATH_IMAGE045
， 
Figure 156256DEST_PATH_IMAGE027
周期寄存器值设为
Figure 380564DEST_PATH_IMAGE040
，比较寄存器值设为
Figure 769957DEST_PATH_IMAGE046
，其中与电路启动时定频控制设置死区时间
Figure 263572DEST_PATH_IMAGE028
相同；
Figure 291571DEST_PATH_IMAGE047
，
Figure 473154DEST_PATH_IMAGE048
Figure 492187DEST_PATH_IMAGE043
调用比较中断子程序，及时关断副边二极管；
 
Figure 392010DEST_PATH_IMAGE044
关闭比较中断，返回周期中断。
7.根据权利要求4所述的数字化LLC谐振变换器控制方法，其特征在于所述步骤（4）中的高频区域驱动子程序执行如下步骤：
   
Figure 20438DEST_PATH_IMAGE037
开启比较中断，进行两极点单零点PI补偿运算得到
Figure 56527DEST_PATH_IMAGE049
；
   
Figure 682680DEST_PATH_IMAGE038
配置寄存器死区时间为
Figure 236338DEST_PATH_IMAGE050
，设置
Figure 454830DEST_PATH_IMAGE027
和
Figure 251885DEST_PATH_IMAGE051
周期寄存器为
Figure 860721DEST_PATH_IMAGE052
，设置
Figure 332416DEST_PATH_IMAGE027
和
Figure 343097DEST_PATH_IMAGE051
比较寄存器为
Figure 311053DEST_PATH_IMAGE049
，实现电路定频调占空比控制，防止数字信号处理器计算溢出；
Figure 469502DEST_PATH_IMAGE053
，
Figure 181106DEST_PATH_IMAGE054
 
Figure 374190DEST_PATH_IMAGE043
调用比较中断子程序，及时关断副边二极管；
关闭比较中断，返回周期中断。
8.根据权利要求4所述的数字化LLC谐振变换器控制方法，其特征在于所述的软件比较中断子程序执行如下步骤：
     
Figure 893213DEST_PATH_IMAGE037
保护现场；
Figure 966430DEST_PATH_IMAGE038
清除中断标志位，开放同级中断；
Figure 951704DEST_PATH_IMAGE043
置
Figure 323779DEST_PATH_IMAGE008
为低电平，通过555定时器组合电路（500）迅速关断副边同步整流管；
Figure 128924DEST_PATH_IMAGE044
恢复现场，返回。
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