CN102339014B - 生成时钟的同步 - Google Patents

Abstract

本发明涉及生成时钟的同步，提供了一种具有连续提供内部时钟频率的板上振荡器的实时时钟电路，以数字方式使所述内部时钟频率与更精确的基准时钟频率同步。当基准时钟不可用时，或如果基准时钟的频率在定义精度范围之外，示例性实时时钟禁止所述内部时钟频率的同步。

Description

生成时钟的同步

技术领域

本发明总地涉及实时时钟电路和设备，更具体地，涉及使用板上振荡器电路的实时时钟电路，该板上振荡器电路提供当外部基准信号可用时可以通过该外部基准信号校正或调整的定时信号。

背景技术

实时时钟跟踪人们都知道是秒、分、时、日、月和年的时间。低电流实时时钟(real-time clock，RTC)是使电子设备内的诸如电池或其它可再充电电源的电源的寿命更长、提供极低待机电流的计时电路和设备。RTC可以由需要时间、经过的时间量、或基于时间的警报的其它电路或芯片读取。例如，计算机内的软件可以请求微处理器或另一个设备从RTC的存储设备或寄存器中读取时间供其它电路或软件使用。

实时时钟需要时基、差拍或频率，以便计算和确定每秒钟滴答多少次。如果时基或振荡器不精确，那么实时时钟的时间将相对于绝对时间漂移。因此，为了为实时时钟提供差拍或频率，已经使用了许多不同类型的基准信号或振荡器。基准信号一般是馈入实时时钟并用作计量实时时钟电路计算的并存储在实时时钟电路中的实际时间的基础的特定频率振荡信号。RTC的最常用基准信号是振荡器电路。振荡器电路可以是实时时钟电路的一部分，与实时时钟分开但将振荡信号提供给实时时钟，或从外部源中生成振荡信号并将其提供给实时时钟电路。最常用的振荡器是晶体振荡器，其使用芯片外的石英晶体。晶体被调谐到预定振荡频率，例如，32768Hz。取决于晶体振荡器的质量，频率在室温下可能改变+/-10ppm(或每年改变大约5分钟)。常用晶体振荡器也可能根据在-40℃到85℃之间的温度波动而改变-150ppm或每年改变大约79分钟。晶体的+/-ppm等级越大，晶体振荡就越不精确，晶体也越便宜。

32.768kHz晶体振荡器的更精确形式是32kHz TCXO(温度补偿晶体振荡器)。TCXO使用晶体振荡器，但包括补偿普通32kHz晶体振荡器的不精确性的电路。因此，在室温下针对+/-ppm平均晶体振荡器误差补偿TCXO的输出振荡频率，以及由于极端温度范围，针对-150ppm不精确度补偿TCXO的输出振荡频率。32kHz TCXO在0到40℃之间可以达到+/-2ppm的精确度，这可以计算成每年大约一分钟的不精确度。在像-40℃到185℃那样的极端温度下，TCXO可能只有大约+/-3.5ppm或每年1.8分钟的不精确度。TCXO比常规32kHz晶体振荡器设备更昂贵，对于许多状况，从经济上考虑不是可行的选择。

如果设备的定时要求不需要极精确实时时钟，环形振荡器、LC振荡器或RC振荡器可以用在这样的情况下，为实时时钟电路产生振荡频率或基准频率。环形振荡器、LC振荡器或RC振荡器的缺点是它们随着时间和温度而变得不精确，并且还消耗比晶体振荡器电路更大的电流。

如果在设备中或附近存在具有更精确和一致的基准频率的外部输入，可以将这样的外部输入用作实时时钟电路的输入和用于对RTC设备计时。

在实时时钟电路常用的外部输入频率的范畴内，存在多种很精确的可用外部频率。可以提供给RTC电路的潜在精确定时基准包括GPS信号、来自科罗拉多州柯林斯堡(Fort Collins，Colorado)附近的无线电台的WWVB 60kHz RF传输信号、50或60Hz的输电线频率或来自精确网络时间连接的网络时间信号。尽管这些精确基准信号非常有用，但不能保证它们可连续用于RTC。因此，在RTC电路中常常需要备份定时基准。预计RTC电路在工作期间具有很低功率要求。目前，需要实时时钟电路的许多复杂设备都是手持和电池供电设备。手持产品中的每个RTC芯片、设备或电路汲取较少的电流意味着电池将工作更长时间。尽管手持设备中的一些电路在未使用时可以断电，但实时时钟不能断电，因为它必须一直工作着以便连续跟踪时间。当前，如果RTC电路汲取小于1微安的电流，就认为是低功率电路。因此，重要的是对实时时钟的任何改进都不能使整个RTC设备汲取的电流显著增大，以便提供更好的定时精度。

而且，对设备设计人员来说，重要的是实时时钟电路易于实现，以便不需要过多时间为其编写附加软件或固件或查找安装在设备内的实时时钟电路的故障。使用外部频率基准的现有技术实时时钟要求设计人员编写代码或制作检测外部基准信号功率损耗的特殊电路，并且指示实时时钟从使用更精确外部基准源切换到使用较不精确内部基准源。而且，当正在使用外部基准时，重要的是在外部精确基准与内部振荡基准(例如，板上32kHz振荡器)之间自动切换。当从外部基准信号切换到使用内部基准时，有时在切换期间会发生闪动。这种闪动将可观察到的定时误差引入实时时钟的时间中。在使用可用和不可用外部基准信号之间的切换期间引入的定时误差的累积增加了现有技术实时时钟的不精确性。

如上所述，使实时时钟电路更精确的现有解决方案是包括可以提供+/-2-3.5ppm精度的集成32kHz TCXO的RTC电路。另一种现有RTC解决方案是经由微控制器提供要求实时时钟电路人工同步的设备。这种解决方案要求微控制器的程序根据精确基准重复校正RTC时间。因此，人工同步需要微控制器处理时间，这可能减缓或减损设备中微控制器负责的其它功能。生成更精确实时时钟的第三种现有解决方案是在精确外部时钟基准可用时使用该精确外部时钟基准输入，然后在更精确外部时钟基准信号不可用时，切换到板上晶体振荡器电路以便将基准信号提供给RTC电路。这样的设备增加了复杂性，并且利用了附加电流，以及测量外部时钟基准输入的振幅和频率以便确定外部时钟基准是否正在提供有效外部基准信号或是否应该使用板上晶体振荡器对RTC计时的电路。这种类型现有技术解决方案的另一个问题是当从使用板上晶体振荡器切换到使用外部时钟输入或反过来时，在每个切换事件期间可能引入最多达大约一秒的瞬时时间误差。这样的现有技术设备难以感测更精确基准输入的损失，以及在使用外部基准信号输入与使用板上晶体振荡器基准信号之间进行切换而在实时时钟电路的总计时精度方面产生可观察到的时间延迟或时间误差。

因此，需要一种工作在小于大约1微安的低电流上、廉价的并且设备设计人员易于实现到其它电路中的RTC电路。而且，具有一种不需要微控制器支持或使用微控制器处理时间的附加软件开销的RTC设备是有利的。不必由最终使用实时时钟设备并将其并入其它电路以便使RTC电路或设备正常工作的电路设计人员设计附加电路。另外，需要一种在两个或更多个振荡基准信号之间切换期间不使计数时间加倍或生成闪动的实时时钟。而且，当在两个基准之间切换时，不应该产生由于切换时基准信号的相差而导致的误差。另外，需要克服需要复杂电路以简单低功率方式帮助确定外部基准信号有效还是无效的缺点。

发明内容

本发明的实施例提供了具有板上振荡器电路的实时时钟电路，所述板上振荡器电路连续提供供实时时钟计时寄存器(real time clocktime-keeping register)使用的内部时钟频率。使所述内部时钟频率以数字方式与更精确的外部基准时钟频率同步。而且，当外部基准时钟不可用时，或如果基准时钟的频率在定义精度范围之外，这些实施例禁止所述内部时钟频率与所述外部基准时钟频率的同步。

在其它实施例中，提供了一种电路。所述电路包括振荡器电路，所述振荡器电路被配置成提供内部振荡器信号。所述内部振荡器信号具有实质上处于内部基准频率的内部基准脉冲边缘。所述电路还包括频率计数器，所述频率计数器被配置成接收包括周期性脉冲边缘的外部基准信号。所述频率计数器还被配置成接收内部振荡器信号。所述频率计数器被配置成输出计数值，所述计数值代表在两个基准信号周期性脉冲边缘之间计数的内部基准脉冲边缘的数目。所述电路进一步包括校正信号发生器，所述校正信号发生器被配置成接收来自所述频率计数器的计数值。所述校正信号发生器在所述计数值等于预定第一数目时输出振荡器快信号，而在所述计数值等于预定第二数目时输出振荡器慢信号，其中所述预定第一数目大于所述预定第二数目。所述电路进一步包括可变除法电路，所述可变除法电路被配置成接收振荡器快信号、振荡器慢信号以及内部振荡器信号。所述可变除法电路被进一步配置成提供被调节的输出(conditioned output)。当所述可变除法电路接收到振荡器快信号时，所述被调节的输出具有等于所述内部基准频率除以第一数目的输出频率；当所述可变除法电路接收到振荡器慢信号时，所述被调节的输出信号具有等于所述内部基准频率除以第二数目的输出频率；或所述被调节的输出具有等于所述内部基准频率除以第三数目的输出频率。将被调节的输出信号提供给时钟/日历寄存器以便用在计数时间增量中。

本发明的实施例可以进一步包括串行总线接口电路，所述串行总线接口电路被配置成与外部串行总线连接，以便将外部设备与时钟/日历寄存器接口。

可以提供附加实施例，其中当所述校正信号发生器接收的计数值大于所述第一预定数目或小于所述第二预定数目时，所述校正信号发生器进一步输出信号丢失(LOS)指示符。

在本发明的附加实施例中，所述频率计数器进一步包括同步电路，所述同步电路被配置成接收外部基准信号和内部基准信号。由于所述外部基准信号和所述内部振荡器信号的非同步性质，所述同步电路使用NAND门触发器来取代传输门触发器。所述NAND门触发器具有通过为触发器提供窄建立和保持时间而降低电路丢失脉冲的概率的窄亚稳区。一些实施例让外部基准信号通过串联的两个触发器，从而进一步降低亚稳触发器行为成为电路丢失内部振荡器信号的边缘或脉冲计数的原因的概率。

本发明的其它示例性实施例提供了一种实时时钟电路，所述实时时钟电路包括适于接收外部时钟信号的外部时钟输入端。所述实时时钟电路进一步包括除法电路，所述除法电路被连接成接收外部时钟信号和输出具有期望精度的外部基准信号频率的外部基准信号。所述期望精度是外部时钟信号的频率精度。所述实时时钟电路进一步包括内部基准信号线，所述内部基准信号线被连接成提供具有内部基准信号频率的内部基准信号，所述内部基准信号频率随着时间推移变得没有所述期望精度那么精确。在大多数实施例中，所述内部基准信号频率高于所述外部基准信号频率。所述实时时钟电路进一步包括同步电路，所述同步电路具有可变除法电路。在所述外部基准信号的每个周期期间，所述可变除法电路将所述内部基准信号频率除以计数值，以便提供具有随着时间推移实质上与期望频率一样精确的被调节的频率的被调节的输出信号。所述计数值是在所述外部基准信号的一个周期内计数的内部基准信号脉冲的数目。当所述外部时钟信号不可用时，所述可变除法电路通过将所述内部基准信号频率除以一个固定数来产生被调节的输出信号。

在所述实时时钟电路的一些实施例中，当所述计数值在预定计数范围之外时，所述外部时钟信号被确定为不可用。

在附加实时时钟电路中，进一步提供了板上振荡电路，所述板上振荡电路被配置成提供振荡器输出，所述振荡器输出被分频，用作内部基准信号。

各种示例性实时时钟电路的同步电路包括频率计数器，所述频率计数器被连接成接收内部基准信号和外部基准信号，以便所述频率计数器可以计数所述外部基准信号的每个周期内的内部基准信号脉冲边缘的数目。

在本发明的其它实施例中，提供了一种包括振荡电路的实时时钟电路，所述振荡电路适用于产生具有振荡频率的振荡信号。所述振荡频率可以被分频电路分频，所述分频电路适用于接收振荡信号和输出具有分频内部基准信号频率的内部基准信号。具有期望精度的外部信号振荡频率的外部信号可以被示例性实时时钟电路接收，并且它的外部信号振荡频率被除法电路分频，所述除法电路适用于将所述外部信号振荡频率除以一个可选数，并提供外部基准频率。所述内部基准信号频率随着时间推移变得没有所述外部信号振荡频率那么精确。所述示例性实时时钟电路进一步包括同步电路，所述同步电路适用于接收内部基准信号和外部基准信号两者。同步电路计数等于在外部基准信号周期内的内部基准信号脉冲边缘的数目的计数值。所述同步电路使用所述计数值来调整可变除法电路的除数，以便产生校正的输出信号。所述校正的输出信号包括实质上与期望频率一样精确的校正的输出频率。

另外，在所述实时时钟电路的一些实施例中，当所述计数值是第一数目时，所述可变除法电路的除数被调整以便将内部频率除以所述第一数目；当所述计数值是第二数目时，所述可变除法电路的除数被调整以便将内部频率除以所述第二数目；或当所述计数值小于所述第一数目，大于所述第二数目，或在所述第一数目与所述第二数目之间时，所述可变除法电路的除数被调整以便将内部频率除以第三数目(所述第一数目小于所述第二数目，而所述第三数目在所述第一数目与所述第二数目之间)。

附图说明

为了更全面了解本发明，现在结合附图参考如下描述，在附图中：

图1描绘了示例性RTC设备的功能方块图；

图2描绘了示例性同步除法电路的功能方块图；

图3描绘了依照一个实施例的可能外部和内部基准信号的时序图；

图4描绘了示出示例性内部1Hz信号相对于外部基准信号的漂移和调整的时序图；以及

图5描绘了一个示例性实施例的另一个示例性同步部分的功能方块图。

具体实施方式

现在参照附图，其中相似标号在本文中自始至终用于表示相似元件，例示和描述生成时钟实时时钟设备的示例性同步的各种视图和实施例。此外，还描述其它可能实施例。这些图形不一定按比例画出，在一些情况下，只是为了例示的目的，在适当位置将附图放大了和/或简化了。本领域技术人员将理解基于可能实施例的如下例子的许多可能应用和变化。

低电流实时时钟(RTC)是工作在极低电流上的计时设备。通过工作在极低电流上，示例性RTC有助于使例如电池的电源的寿命更长。一些示例性RTC可以与高ESR晶体一起使用，以便拓宽可用于示例性设备的晶体池。另外，一些示例性RTC电路或设备可以通过I2C或其它串行接口(例如，SPI，SM总线，3-线，1-线)来访问，以便设置时间、读取时间、设置警报、读取警报或执行其它实时时钟操作。示例性RTC提供可以以秒、分、时、日、月和/或年信息读取的时钟/日历数据信息。对于不到31天的月，自动调整月末的日期，包括对闰年的校正。示例性RTC设备还可以以24小时格式或带有a.m./p.m指示符的12小时格式工作。

示例性RTC电路的实施例包括用于同步的外部时钟或基准信号输入端。当外部基准信号(例如，60Hz电源线或GPS 1pps)出现在示例性设备的外部基准输入端上时，示例性RTC板上振荡器被频率锁定或被调节到外部基准信号上，示例性设备的时钟精度由外部基准信号源的精度决定。如果外部基准源变得不可用或者不在预定精度内，示例性RTC电路使用诸如晶体振荡器、环形振荡器、LC、RC或其它可用的板上振荡信号的自激板上振荡器电路。

在本发明的实施例中利用开环解决方案。将更精确频率基准输入到也包括32kHz振荡器(或其它频率振荡器)和实时时钟电路的示例性实施例的外部基准信号输入端。如果存在更精确频率基准输入，那么，RTC就通过经示例性同步/除法电路校正或调整的分频板上晶体振荡器信号计时，以便实时时钟的输出与可用外部时钟输入信号一样精确。如果外部时钟输入信号丢失，不可用或不精确，示例性RTC设备就通过板上振荡器(32kHz晶体振荡器或其它板上振荡电路)计时。

在本发明的实施例中，同步/除法电路利用频率计数器，该频率计数器将校正脉冲引入分频器中，该分频器将调整后的输出时钟信号馈送到实时时钟。对于这种示例性架构，不存在时钟获取漂移阶段，当外部基准时钟信号在板上振荡器频率的一个周期内不同时，输出时钟信号频率被校正(在一些实施例中)。

取代在外部振荡基准与内部振荡基准之间切换，本发明的实施例不会在使用外部基准或内部基准之间切换。这些实施例只使用内部或板上基准，这样的话，不会遇到确定什么时候在两个基准信号之间切换，以及当在两个基准信号之间切换时将时间误差引入实时时钟的时间测量值的现有技术中的问题。这些实施例使用内部基准信号计数时间，但当需要校正时，使用外部基准来调节或校正内部基准。这些实施例在外部基准振荡信号与内部基准振荡信号之间作出比较，其中可以假设，当外部基准信号可用时，它是更精确基准信号。当外部基准不存在时，允许内部振荡器继续运行在它的固有频率上，直到外部基准再次出现。当发现外部基准再次出现时，再次将外部基准用于调节或校正内部振荡器信号的振荡频率、速度或精度。

现在参照图1，示出了包括晶体振荡器和外部基准信号输入端的实时时钟实施例10的示例性功能方块图。晶体振荡器电路或维持电路12经由连接16和18与外部晶体14连接。晶体振荡器维持电路12使晶体振荡器14以它的共振频率共振。在这个实施例中，晶体的所选共振频率是32768Hz。在其它实施例中可以使用其它频率。维持电路12在一些实施例中可以是基本晶体振荡器维持电路，但在其它实施例中可以是温度补偿晶体振荡器维持电路。维持电路12可以不包括到晶体的连接，取决于所导致的内部基准振荡器电路的定时精度要求和该电路的可用功率，而可以是锁相环振荡电路、环形振荡器、RC振荡器或RL振荡器。与所使用的内部或板上振荡电路或维持电路的类型无关，不管是否正在将外部基准振荡信号提供给RTC设备10，维持电路12在工作时连续地工作。在一些实施例中，重要的是振荡器电路12的功率尽可能低，以便电池供电或电池支持的电路能够在电池能量被耗尽之前工作尽可能长时间。晶体和晶体振荡器维持电路的使用提供了一种提供相当精确的内部基准振荡信号的廉价技术。

在这个实施例中，晶体振荡器输出20是32768Hz。32768Hz是用在实时时钟上的相当常见的频率，但在其它实施例中可以使用更快或更慢的频率。无论晶体振荡器电路输出频率20是多少，都需要将振荡器输出分频成1Hz，以便供实时时钟使用。在这个实施例中，提供了一系列除法电路，以便将振荡器输出20分频成可以供其它电路使用的较低频率信号。除以4电路22将32768Hz振荡器输出20分频成8192Hz信号28。除以2电路24将8192Hz信号分频成4096Hz信号30。除以32电路26将4096Hz信号30分频成128Hz信号32，在这个实施例中，128Hz信号32是内部基准信号。将32768Hz振荡器输出20、8192Hz信号28和4096Hz信号30都提供给MUX/缓冲电路34，以便可以选择它们，并将其提供给方波输出电路36，然后经由输出信号38输出以便用在别处。在一些实施例中，该一系列除法电路不是必需的，可以使用单个除法电路(未具体示出)将振荡器输出20分频成较低频率(内部基准信号)，以便用在下面更详细讨论的示例性外部同步电路48中。

对于本发明的各种实施例来说，多个频率(32768Hz，8192Hz，4096Hz)不是必需的，但可能是有用的，并且可以从示例性实施例的外部提供，以供附近的其它电路使用。源自板上振荡器的这些频率是未经校正或补偿频率信号。

同样，在除法电路的末端上，生成128Hz的较低频率信号32。对于这个实施例，选择128Hz信号作为内部基准频率，但在振荡器输出端20上提供从大约2Hz到与设备上或内部振荡器12一样快的频率的其它频率。分频、低或内部基准信号频率32的选择将影响整个电路的功耗。分频内部基准频率越高，电路将使用的功率越多。相反，根据晶体管开关速率越高，它就消耗越多功率，晶体管开关速率越低，它就消耗越少功率的事实，分频内部基准频率32越低，电路就使用越小的功率。而且，当MUX缓冲器正在输出被调节的1Hz实时时钟信号40时，分频内部基准频率32的选择设定可以在输出信号38中看到或测量到的抖动量。分频低频32越高，在被调节的1Hz信号40上看到的抖动就越小，相反，分频信号32的频率越慢，在被调节的1Hz信号40中看到或测量到的抖动就越大。就本发明的实施例而言，抖动是输出时钟边缘的噪声或不确定性，其中尽管RTC可以工作在精确频率上，但每个时钟边缘可能随着边缘而改变输出脉冲的宽度，这看起来会影响频率。换句话说，被调节的1Hz信号脉冲的宽度可能因抖动而改变，但随着时间推移，被调节的1Hz信号的频率与正在使用的外部基准信号的频率一样精确。例如，如果一个实施例被设置成分频低频32在2Hz上或附近，那么被调节的1Hz信号上的抖动可能是大约1/2秒，这对于观察人员来说可能是可见的，并且看起来不精确，尽管被调节的1Hz信号40随着时间推移是精确的。当一个实施例使用128Hz的分频内部基准信号频率(也称为内部基准信号)32时，在被调节的1Hz信号40中发现的抖动可能小到大约10毫秒(128Hz内部基准信号的一个周期)，如果以某种方式向用户显示或使用户可听见输出，人们也难以觉察到它。

在各种实施例中，被调节的1Hz信号可以提供十分之几、百分之几或千分之几秒的定时。如果情况是这样，这种实施例将具有调整在10，100或1,000Hz上并输出到时钟和日历寄存器的被调节的信号40，以便提供这样的定时精度。方波输出信号38也可以提供被调节的1，10，100或1,000Hz作为输出。

将被调节的1Hz信号40提供给时钟和日历寄存器42。时钟和日历寄存器42是实时时钟的“内脏”，是计数、计算和存储秒、分、时、日、月和年供其它电路使用的地方。因此，所得到的被调节的信号40最终被用于为实时时钟和日历寄存器提供时间的差拍或计数。RTC的总精度取决于被调节的信号40的当前精度。

输入连接44中的时钟可以接受来自外部源的1Hz，50Hz，60Hz，或32768Hz外部基准信号。在各种实施例中，外部时钟输入端将接受可以分频成被调节的信号40的频率的实质上任何信号频率。在外部时钟输入端44上接收的外部基准信号被提供给除法电路46，其中将外部基准信号分频成供同步电路48使用的频率。外部时钟输入端44接收外部基准信号，该外部基准信号被认为是内部振荡器电路12的更精确振荡信号和在外部时钟输入端44上接收的外部基准信号。

在工作时，同步电路48接收分频外部基准41和分频内部基准频率32。在工作时，该同步电路计数在分频外部基准41的单个周期内从分频内部基准频率32接收的差拍或脉冲的数目。根据该计数，该同步电路可以确定加速还是减慢(即，伸展还是降低脉冲或周期的宽度)被调节的信号40，以便相对于接收的外部基准保持精确。而且，该同步电路确定接收的外部基准信号是否存在和/或足够精确。如果外部基准信号存在并且足够精确，该同步电路48使用它来调节由内部振荡器的内部基准信号产生的较不精确的振荡信号。

此外，时钟和日历寄存器42接收被调节的信号40，以便在日历寄存器中计数和存储秒、分、时、日、月和年供其它电路使用。相关联的警报和控制寄存器50提供用户设置的警报时间与时钟和日历寄存器42的时间之间的比较，以便当时钟到达期望警报时间时，可以设置标志和/或将标志从警报和控制寄存器50传送给其它电路外或芯片外电路。各种实施例允许警报和控制寄存器50和/或时钟和日历寄存器42经由电路或芯片上的特定输出引脚(例如可能是引脚44)或经由通过数据线56提供给串行总线接口和地址寄存器电路58的标志输出。串行总线接口和地址寄存器58可以由外部电路用于检验存储在时钟和日历寄存器42中的时间或日期，在时钟和日历寄存器42中设置时间和日期，复制和/或检验或设置警报和控制寄存器50，和确定已设置了还是需要设置特定标志或寄存器。换句话说，串行总线接口和地址寄存器58允许从和向警报和控制寄存器50、时钟和日历寄存器42、可变除法器46和/或控制逻辑电路62读取和写入标志、数据、设置、警报、时间或其它RTC调节信息。数据线56可以是串行或并行数据线。本发明的实施例可以包括串行总线接口和地址寄存器58，它是I2C总线、SPI接口电路、SM总线电路、3-线、1-线或其它接口电路。串行总线接口和地址寄存器58可以与使串行总线接口和地址寄存器能够与外部电路和设备连接和通信的输入和输出引脚或线路60连接。这样的通信可以包括发送和接收时钟和日历寄存器42或警报和控制寄存器50中的时间、状态、警报或标志设置的写入或读取请求。实质上任何合理接口总线都可以经由适当总线接口和地址寄存器电路58使用，以便读写与时钟和日历寄存器42以及警报和控制寄存器50相关联的各种寄存器和/或标志。

连接在串行总线接口和地址寄存器电路58与板上或内部振荡器电路12之间的控制逻辑电路62可以用于接通和断开振荡电路，检验振荡器正在运行还是已经没有任何问题地连续运行了一段时间，并且，在一些实施例中，能够提供一些根本频率调整，校正，和/或将板上振荡器电路12设置在高功耗或低功耗模式下。

将控制线66设置在串行总线接口和地址寄存器电路58与除法电路46之间，以便可以将除法电路46控制成将外部基准信号除以所选数目。该所选数目可以通过外部时钟输入端44正在接收1Hz，50Hz，60Hz，32768Hz还是另一个可接受外部基准时钟输入来确定。实质上，控制线66将除法电路46调整成将外部时钟频率除以多个除数中所选的一个。

存在于本发明的实施例之中的示例性同步电路和除法器特征显示在图1的虚线区域64中。这些特征将在图2，3，4和5中说明。

现在参照图2，图2描绘了图1的示例性同步电路和除法电路的功能方块图。外部基准信号在外部时钟输入端102处被接收。在一些实施例中，外部时钟输入端102可以对应于图1的外部时钟输入端44。在内部振荡器信号输入端104上接收内部基准信号。内部基准信号在一些实施例中是源自晶体振荡器的128Hz信号，但在其它实施例中可以是不同频率或源自不同类型的板上内部振荡器。内部振荡信号输入端104在一些实施例中可以对应于图1的分频内部基准频率信号线32。内部基准也可以从芯片上、电路内或板上振荡器(产生一般没有在外部时钟输入端102上接收的外部基准信号那么精确的信号)生成。虚信号迹线106指示提供内部基准信号的内部或板上振荡器总是在计时或对输出端108负责。在一些实施例中，在外部时钟输入端102上接收的外部基准被用于调节和校正内部基准信号定时漂移和/或调整内部基准，以便输出端108上的输出信号实质上与更精确的外部基准信号一样精确。外部基准信号不是与内部基准信号进行切换，而是当外部基准信号可用并且被确定为精确到预定误差量之内时调节内部基准信号。

将外部基准信号输入到外部时钟输入端102中。可变除法电路110使本发明的实施例能够接收或接受1Hz，50Hz，60Hz，32768Hz或可以精确分频成1Hz的其它外部时钟频率。除法电路110将外部基准信号分频成1Hz。在各种实施例中，除法电路110不将外部基准信号分频成1Hz信号，而是取决于实时时钟测量小时，分钟，秒，十分之几秒，百分之几秒，还是其它分数时间，可以将它分频成另一个可用频率。由除法电路110输出分频基准信号112。尽管可以理解，内部基准信号的范围可以从2Hz到板上或内部振荡器的输出频率，但为了简单和清楚起见，本文将使用在内部振荡器输入端104上输入的128Hz内部基准信号的实施例用作一个例子。此外，尽管可以使用其它频率，但在本文所述的例子中将使用1Hz分频外部基准信号112。将1Hz分频基准信号112提供给频率计数器114的复位输入端116。在工作时，频率计数器114计数在频率计数器114的时钟输入端118上接收的128Hz内部信号的脉冲。在1Hz分频基准信号112的每个周期复位频率计数器。暂时假设外部基准信号是可用的和精确的，频率计数器在每次复位之间通常计数128个计数。当接收到复位信号(分频基准信号)112时，将频率计数器的计数作为计数值120提供给校正信号发生器122。当计数值120是128的计数时，校正信号发生器122可以不提供校正信号来更改可变除法电路128。但是，当频率计数器114计数到127个脉冲或129个脉冲时，被认为比内部基准信号更精确的外部基准有时在复位输入端116上生成1Hz复位脉冲。相对于128更高或更低的计数与128Hz内部基准信号相对于已经分频成1Hz分频外部基准信号112的更精确外部基准信号的相移或漂移有关。因此，有时，频率计数器提供比预计128个脉冲计数多一个或少一个的计数。这种情况按照由内部振荡基准信号的频率与外部基准信号的频率之间的差值确定的速率发生。

当对于128Hz内部基准信号，提供给校正信号发生器122的计数值120高于或低于预计128个脉冲计数(“预计计数值”)时，校正信号发生器122将校正信号提供给可变除法电路128。在这个实施例中，校正信号发生器122提供的校正信号是振荡快信号124或振荡慢信号126。当计数值120是129(或高于预计计数值的预定数量)时，提供振荡快信号124，指示板上或内部基准信号振荡得太快，快了128Hz的一个周期或一个计数(或在预定个计数内)。因此，内部基准信号需要被调节或减慢一个周期(或超过预计计数值的计数数目)，以便将1Hz输出频率108校正和调节成与外部频率一样精确。相反，如果计数值120是127(或处于低于预计计数值的预定个计数内)，校正信号发生器122将振荡器慢信号126提供给可变除法电路128，指示在内部振荡器信号输入端104上接收的内部基准信号与更精确的外部基准信号相比运行得太慢，慢了一个计数或一个周期(或低于预计计数值的计数数目)。因此，将振荡慢信号126提供给可变除法电路128，指示应该调节或调整内部基准频率，使其加快内部128Hz基准信号的一个计数或一个周期(低于预计计数值的计数数目)，以便使1Hz输出108保持被调整和校正到更精确外部基准信号。

换句话说，当校正信号发生器122不将校正信号提供给可变除法电路128时，可变除法电路将接收的内部128Hz信号除以128，以便产生1Hz的输出108。当校正信号发生器122接收到129个脉冲的计数值120时，将振荡快信号124提供给可变除法电路，以便可变除法电路将输入的128Hz内部基准信号除以129，从而减慢或校正在输出端108上看到的1Hz频率。

相反，当校正信号发生器122接收到127个脉冲的计数值120时，将振荡慢信号126提供给可变除法电路128。对此作出响应，可变除法电路将内部128Hz基准信号除以127，以便将在输出端108上的1Hz输出频率加快、调节或调整128Hz内部基准信号的一个计数或一个周期。实际上，分别地，取决于内部振荡器工作得有点快或有点慢，各种实施例的可变除法电路稍微延长或稍微缩短在输出端108上看到的1Hz输出信号的脉冲。当外部基准信号可用时，输出端108上的1Hz输出脉冲的稍微延长或缩短有效地将1Hz输出信号调节和调整成精确跟踪更精确外部基准信号的计时。该调整是以内部基准信号的+/-一个周期的数量(即，1/128或0.0078秒)完成的。

当外部基准信号不可用时，则没有使频率计数器114复位的脉冲，并且输出信号丢失(LOS)130。而且，在正在讨论的例子中，如果校正信号发生器接收到比预计计数值(即，128)多不止一个计数或少不止一个计数的计数时，校正信号发生器122将确定外部基准信号不可用或者没有内部基准信号那么精确(即，具有每秒大于+/- 1/128个周期的漂移)。当发生这种情况时，在LOS输出端130上从校正信号发生器122提供信号丢失(LOS)指示符。当校正信号发生器确定存在信号丢失时，则只将内部基准信号(128Hz内部基准信号)除以128，以便在输出端108上产生1Hz输出。

在其它实施例中，可变除法电路128可以被可变计数器取代，以便当使用上述128Hz内部频率例子时，校正信号发生器122将信号提供给可变计数器128，指示它在输出端108中提供输出脉冲之前计数到127，128或129，并且产生调节或调整后1Hz输出。

在一些实施例中，其中内部板上振荡器提供较不精确或每个1Hz基准信号112的脉冲易产生多于一个脉冲的频率漂移的内部基准信号，校正信号发生器122可以接受例如从126到130的计数值，从而将多个振荡器调整信号提供给可变除法电路或可变计数器128，以便除数可以是126，127，128，129或130。这种实施例变型也可以调整成适用于其它板上或内部基准频率信号。因此，取决于内部基准频率相对于外部基准频率精度的频率漂移或不精确度，本发明的实施例可以有效地在可变除法电路或可变计数电路128中对预计计数值加减多于一个脉冲，以便产生被调节或调整的输出频率。

类似地，如果希望输出端108上的输出信号脉冲的抖动较小或伸长和变窄，则可能使用较高频率的内部基准。如果使用较高频率内部基准信号，例如，1,000Hz，并且如果可变除法电路只除以999和1,001，那么，在校正信号发生器确定存在外部信号丢失之前，内部基准信号与外部基准信号之间的差值只有0.01％。这样，可变除法电路128中的附加可变除数或计数是利用高于128Hz内部振荡频率减小输出端108上的输出1Hz信号抖动所必需的。因此，外部基准频率对内部基准频率的校正或调节可以在内部基准频率的一个周期的倍数中完成。

频率计数器114可以是1位，2位，4位或其它类型的位计数器，只要该频率计数器可以计数到比基准信号112的脉冲之间频率计数器的时钟输入端118接收的脉冲的数目加上超过预计值的允许计数数目高的数目即可。因此，本发明的实施例可以利用非常精确的外部基准频率来不断地校正、调节或调整内部基准信号，使得1Hz或其它输出频率108随着时间推移与外部频率一样精确。然而，当非常精确的外部频率不可用或精度小于预定精度时，本发明的实施例将使用板上或内部基准信号来生成1Hz输出信号108，直到更精确外部基准信号变得可用并且处于可接受预定精度之内。

现在参照图3，示出了可能的外部和内部基准信号的时序图。示例性1Hz被调节的输出信号40(可以对应于输出端108上的输出信号)相对于1Hz的分频外部基准信号41(在一些实施例中，可以对应于图2的基准信号112)显示出来。校正的或被调节的1Hz信号40是从同步电路48出来的信号，并且提供给RTC时钟和日历寄存器42或芯片上的外部引脚(例如输出端38)。从图3中可以看出，被调节的输出信号40的频率通过分频外部信号41校正，但就信号边缘而言，它不必与分频外部基准信号41同步。因此，与将两个信号的相位对准的PLL不同，本发明的实施例对异相或未对准的两个信号实施操作。例如，如果在被调节的输出信号40与分频外部信号41之间存在偏移或相差200，本发明的实施例将保持偏移200而工作，只要外部基准可用并且在可接受预定精度之内。换句话说，被调节的输出信号40与分频外部信号41之间的偏移200在来自内部振荡器的内部基准信号与更精确外部基准信号同步或受更精确外部基准信号调节的时间内被保持。由于本发明的实施例不试图消除信号之间的偏移200或将信号之间的偏移200拉成对准，使得在两个信号之间不存在偏移，所以没有相移或定时误差被引入例如时钟和日历寄存器42使用的被调节的输出信号中。

仍然参照图3，在工作期间的某个时间点上，分频外部信号41表现为闪动和/或在204上丢失了。虽然信号在203丢失了，但在LOS输出端130上提供LOS信号，并且校正信号发生器122不设置或向除法电路128提供任何校正信号。因此，在这个时间内，内部振荡器被适当分频，以便在输出端108上提供未被调节的输出信号。在205上，分频外部信号41开始重新出现，使得直到207，校正信号发生器122确定计数值120再次处于可接受预定范围之内。此时，输出信号108再次经由示例性同步电路受到调节，产生被调节的输出信号40。注意，每当外部基准丢失和重新获得时，被调节的输出信号40与分频外部信号41之间的偏移208可以不同于两个信号之间的偏移200。由于当利用外部基准信号调节输出信号和不利用外部基准信号调节输出信号时，本发明的实施例都接受而不试图改变或调整分频外部信号41与被调节的输出信号40之间的不同相移或偏移，所以在将分频外部信号41用于或未用于调节内部振荡器的内部基准信号期间，未引入瞬时时间误差。因此，不管分频外部信号41和被调节的输出信号40的边缘之间的偏移或相移，本发明的实施例在分频外部信号41保持可用并且处于预定精度范围之内的时候，都接受存在相差的两个信号之间的偏移或相移。因此，本发明的实施例不会因内部振荡器基准频率与外部基准频率之间的相差而有效地对RTC加减时间。因为这些实施例不在使用内部振荡器基准信号与使用外部基准信号之间切换，所以这些实施例不会像现有技术的设备那样增加或丢失时间。本发明的实施例连续使用内部基准信号，但当更精确外部基准信号可用时，调整或调节内部基准信号。

现在参照图4，图4示出了被调节的输出信号40相对于分频外部信号41的示例性校正或调节的时序图。可以认为图4是图3的一个子集，其中图4把重点放在被调节的输出信号40的校正或调节上。在信号的第一时钟或脉冲中，在被调节的输出信号40与分频外部信号41之间看到相移或偏移300。在分频外部信号41可用并处于预定容限之内时，本发明的实施例基本上锁定或保持加减预定个内部基准信号周期的相移或偏移300。随着时间301推移，两个信号40，41将相对漂移。因此，两个信号之间的相移300将随着时间推移或在N个周期之后发生变化。可变除法电路128只能对被调节的输出信号40加减预定时间大小/数量的脉冲。预定时间大小/数量可以是内部基准信号(例如，128Hz)的一个周期的倍数。因此，使用示例性128Hz内部基准频率时加上或减去的校正是一个周期的脉冲宽度或1/128秒，这对应于大约7.8毫秒或1Hz信号的大约0.8％。在两个信号之间的偏移302漂移成累计达到约+/-7.8毫秒的相移或偏移302之前，可变除法电路128不对被调节的输出信号40进行调整。一旦偏移302达到或漂移到约+/-7.8毫秒，就通过对被调节的输出信号40的宽度加减128Hz的一个脉冲(大约7.8毫秒)来做出调整，使得被调节的输出信号与分频外部信号41之间的所导致的偏移304实质上与示例性校正信号发生器122在外部基准信号被认为可用和精确时确定的锁定偏移300相同。分频低频或抖动设置频率32的粒度的大小或一个计数脉冲的时间也可以称为校正被调节的输出信号40之前的最大允许误差量。在本发明的各种实施例中，被调节的输出信号40是可以供实时时钟和日历寄存器使用的被调节的1Hz信号。换句话说，本发明的实施例锁定或接受被调节的输出信号40与分频外部信号41之间的相差或偏移300。在较晚时间301上，在两个信号40，41之间可能存在漂移，但在两个信号之间的漂移302等于或大于粒度或最大允许误差之前，不对被调节的输出信号40加以调整或调节。在漂移、偏移或相移302累计至少达到粒度或最大允许误差之后，可以将被调节的输出信号调整+/-最大允许误差量，使得被调节的输出信号40与分频外部信号41之间的相移或偏移304实质上等于两个信号之间的先前锁定或保持漂移或偏移300。在一些实施例中，最大允许误差实质上等于内部基准信号的一个周期的预定倍数或与之相关联的时间。在所提供的例子中，预定倍数等于1。

仍然参照图4，并假设在一个实施例中，被调节的输出信号40上的占空度是50％，时间T₁是未经调整输出信号脉冲的时间量，而调整后脉冲306具有T₁+/-最大允许误差时间(T_M)的时间，它校正被调节的输出信号的频率，以便保持实质上与外部基准频率一样精确。

现在参照图5，图5示出了示例性实时时钟电路的同步部分的一个实施例的另一个功能方块图。对于一些实施例，图5可以是图2的频率计数器114和校正信号发生器122的更详细图形。不管怎样，所示的实施例具有8位计数器402，它可以计数到256，并且容易地使计数器可以计数内部基准信号的128个脉冲，以及能够确定脉冲/频率计数是否为129或更大。在工作时，将外部基准信号提供给外部基准信号输入端406，并且输入同步电路404作为基准信号40。外部基准信号可以对应于图2的分频外部基准信号41。在内部基准信号输入端408上提供例如128Hz的示例性内部基准信号，并且将它提供给同步电路404的时钟输入端409。外部基准信号输入端406上的分频外部基准信号和内部基准信号输入端408上的内部基准信号是非同步信号。由于这两个信号非同步并且它们的脉冲边缘可能彼此非常接近，所以对于可以用在同步电路404或计数器电路402中的标准触发器来说，也许不可能总是满足较长建立和保持时间要求。换句话说，标准CMOS过渡门型触发器的建立和保持时间对于同步或计数器电路来说可能太长，难以识别两个信号的非常接近的上升或下降边缘。这样，本发明的实施例使用一系列正负边缘触发触发器，以便取样分频外部基准信号，并且内部基准信号可以对电路计时而不破坏8位计数器402可以具有的任何建立和保持时间。这些正负边缘触发器是串联的，以便能够识别当两个时钟信号的边缘彼此非常接近时示例性同步电路404可能接收的非常接近的基准和时钟信号边缘。换句话说，同步电路404使用时钟输入端408上的内部基准信号(例如，128Hz内部基准信号)取样经由基准输入端406的分频外部基准，并且产生复位信号410和存储信号416，以便不管基准输入707和时钟输入409的脉冲边缘在时间上彼此有多接近或多远，都控制频率计数器402和校正信号发生器而不丢失单个边缘。同步电路404在例如每个1Hz脉冲上产生将8-位计数器402复位到零的同步复位信号410。同步电路404提供的存储信号416使8位计数器404的输出端上的计数值414被计时或锁存到校正信号发生器412中，在这个实施例中，校正信号发生器412确定该计数是正确的，偏高，偏低，还是超出范围。拥有分立存储信号416和复位信号410的原因是因为在启动时，可能不清楚8位计数器402从什么计数开始。因此，只有在同步电路404看到第二分频外部基准(即，1Hz)脉冲边缘之后才能断言存储信号416，从而保证在校正信号发生器412作出第一次校正之前计数了一个完整周期。在提供了初始存储信号416之后，复位信号410和存储信号416实质上是相同的。

在各种实施例中，同步电路404使用NAND门触发器来取代传输门触发器。如上面类似所述，这样做是因为外部基准输入端406上的分频外部基准信号和时钟输入端408上的内部基准信号是非同步信号，使触发器的建立和保持行为变得重要。传输门触发器具有比NAND门触发器宽的亚稳区。使用传输门触发器将增大同步电路404丢失两个输入信号的同步或近同步信号边缘的概率，这导致将定时误差加入所得到的被调节的输出信号和RTC的精度。因此，这些实施例使用呈现小亚稳区的NAND门触发器。分频外部基准信号通过串联的两个NAND门触发器，从而进一步降低亚稳行为对在受同步或近同步脉冲支配时，因误计数或丢失脉冲而使同步电路404和8位计数器电路402未正常工作负责的概率。

本发明的其它实施例可以通过使用特定非同步逻辑电路或比较器/取样和保持型电路，或它们的其它合理复制品或衍生物来管理分频外部基准和内部基准信号的非同步状态。这样的电路将有助于使与两个信号的非同步性质引起的丢失脉冲相关联的附加定时误差最小。可以理解，在定时电路中丢失或增加脉冲随着时间推移会使整个RTC的精度下降。

计数器402的复位必须是同步复位，因为在外部分频信号的周期内一完成计数，在完成的计数与开始下一个外部信号的周期(例如，1秒的外部1Hz信号周期)内的下一次计数之间就不能有延时。

在一些实施例中，计数器402的所得到的计数可以保存在计数器中，然后，当把存储信号416施加于计数器402和/或校正信号发生器412时，锁存到校正信号发生器412中。这与前面的实施例不同，因为存储信号416不是指示校正信号发生器412读取在8位计数器402的计数值输出端上看到的变化计数值414中的特定一个，而是根据存储信号416锁存来自计数器402的累计计数值。

根据当存储信号416有效时接收的或锁存到校正信号发生器412中的计数值414，校正信号发生器确定分频外部基准信号是否可用并处于预定精度范围之内。预定精度范围可以是预计计数加减等于最大允许误差的计数数目。如果分频外部基准信号不可用或处于预定精度范围之外，那么，在LOS输出端418上设置LOS信号。相反，如果分频外部基准信号被确定为可用并处于在预定精度范围之内，那么，根据提供给校正信号发生器的计数值414，校正信号发生器将把振荡器快信号418或振荡器慢信号420提供给可变除法或可变计数电路(未具体示出)。

本发明的实施例提供了为使用板上晶体振荡器的RTC电路提供非常低电流解决方案的电路和方法，以便连续提供当更精确外部信号可用并处于预定精度范围之内时其精度相对于外部信号得到调节、调整或保持的实时时钟计时信号。而且，当更精确外部信号不可用或在预定精度范围之外时，这些实施例简单地继续使用板上振荡器来提供实时时钟定时信号。这些实施例不加减当外部基准信号不可用时，在使用可用外部基准信号与使用内部振荡器之间切换引起的定时误差。板上振荡器提供的内部基准信号在当外部基准信号可用和精确到预定精度范围之内时，得到调整或调节，以便相对于外部基准信号保持精确计时的同时，被分频成1Hz频率。因此，本发明的实施例提供了当外部时钟基准可用时，实质上与外部时钟基准一样精确，或当更精确外部基部未被使用时，与内部振荡器频率一样精确的实时时钟信号。通过实验发现，本发明的实施例与不接受外部基准信号的类似电路相比需要的电流很少，而是只使用板上或内部晶体振荡器工作。因此，本发明的实施例提供了低成本、低电流(小于1微安)和易于实现的解决方案，以便提供使用内部振荡器的更精确实时时钟设备，可能受外部基准信号调节，但不需要附加微控制器支持或特殊软件，没有由在使用内部和外部基准振荡信号之间切换造成的定时误差增加，或当在其间切换时，由于内部和外部基准振荡信号之间的相差而引入附加定时误差。另外，本发明的实施例提供了确定外部频率基准是否有效和可用于调整或调节板上或内部基准振荡器输出的定时的简单技术和手段。

而且，应该明白，本文的附图和详细描述被认为是例示性的而不是限制性的，并且无意限制所公开的特定形式和例子。相反，包括对于本领域的普通技术人员来说显而易见的任何进一步修改、改变、重新排列、取代、替代、设计选择、和实施例而不偏离如所附权利要求限定的本发明的构思和范围。因此，期望把所附权利要求书解释成包括所有这样的进一步修改、改变、重新排列、取代、替代、设计选择、和实施例。

Claims (20)

1.一种实时时钟电路，包括：

振荡器电路，被配置成提供内部振荡器信号，所述内部振荡器信号包括实质上处于内部基准频率的内部基准脉冲边缘；

频率计数器，被配置成接收包括周期性脉冲边缘的外部基准信号和所述内部振荡器信号，所述频率计数器被进一步配置成输出计数值，所述计数值代表在两个外部基准信号周期性脉冲边缘之间计数的内部基准脉冲边缘的数目；

校正信号发生器，被配置成接收所述计数值，所述校正信号发生器在所述计数值等于预定第一数目时输出振荡器快信号，而在所述计数值等于预定第二数目时输出振荡器慢信号，所述预定第一数目大于所述预定第二数目；以及

可变除法电路，被配置成接收振荡器快信号、振荡器慢信号和内部振荡器信号，所述可变除法电路被进一步配置成提供被调节的输出，当接收到振荡器快信号时，所述被调节的输出具有等于所述内部基准频率除以第一数目的输出频率，当接收到振荡器慢信号时，所述被调节的输出具有等于所述内部基准频率除以第二数目的输出频率，或所述被调节的输出具有等于所述内部振荡器基准频率除以第三数目的输出频率。

2.如权利要求1所述的实时时钟电路，进一步包括接收被调节的输出信号的时钟/日历寄存器。

3.如权利要求2所述的实时时钟电路，进一步包括串行总线接口电路，被配置成与串行总线连接，并且与所述时钟/日历寄存器接口。

4.如权利要求1所述的实时时钟电路，其中，当所述计数值大于所述预定第一数目或小于所述预定第二数目时，所述校正信号发生器进一步输出信号丢失(LOS)指示符。

5.如权利要求1所述的实时时钟电路，其中，所述第三数目等于所述内部基准频率。

6.如权利要求1所述的实时时钟电路，其中，所述频率计数器进一步包括同步电路，所述同步电路被配置成接收外部基准信号和内部振荡器信号，所述同步电路被配置成使所述外部基准信号通过串联的两个触发器，每个触发器包括最小化的亚稳区。

7.如权利要求1所述的实时时钟电路，其中，所述振荡器电路包括晶体振荡器维持电路。

8.如权利要求1所述的实时时钟电路，其中，所述外部基准信号包括从外部信号导出的外部基准频率，所述实时时钟电路适用于接收外部信号，所述外部信号包括随着时间推移比所述内部基准频率更精确的外部频率。

9.如权利要求1所述的实时时钟电路，其中，所述内部基准频率是128Hz。

10.如权利要求1所述的实时时钟电路，其中，所述频率计数器进一步包括接收外部基准信号的同步复位部分。

11.一种实时时钟电路，包括：

适于接收外部时钟信号的外部时钟输入端；

除法电路，被连接成接收外部时钟信号和输出包括具有期望精度的外部基准信号频率的外部基准信号；

内部基准信号线，被连接成提供具有内部基准信号频率的内部基准信号，所述内部基准信号频率随着时间推移变得没有所述期望精度精确，所述内部基准信号频率高于所述外部基准信号频率；以及

同步电路，包括可变除法电路，其中，在所述外部基准信号的每个周期期间，所述可变除法电路将所述内部基准信号频率除以计数值，以便产生具有随着时间推移实质上与所述期望精度一样精确的被调节的频率的被调节的输出信号，所述计数值是在所述外部基准信号的一个周期内所述内部基准信号脉冲的数目；以及其中，当所述外部时钟信号不可用时，所述可变除法电路通过将所述内部基准信号频率除以一个固定数来产生被调节的输出信号。

12.如权利要求11所述的实时时钟电路，其中，当所述计数值在预定计数范围之外时，所述外部时钟信号被确定为不可用。

13.如权利要求11所述的实时时钟电路，进一步包括板上振荡电路，被配置成提供振荡器输出，所述振荡器输出被分频，以便用作实质上具有内部基准频率的内部基准信号。

14.如权利要求11所述的实时时钟电路，其中，所述同步电路进一步包括频率计数器，被连接成接收内部基准信号和外部基准信号，所述频率计数器适用于提供计数值。

15.如权利要求11所述的实时时钟电路，其中，所述同步电路进一步包括校正信号发生器电路，该校正信号发生器电路接收计数值并向所述可变除法电路提供指示计数值的校正信号。

16.如权利要求11所述的实时时钟电路，其中，所述除法电路适用于将外部时钟输入频率除以多个除数之一。

17.如权利要求11所述的实时时钟电路，进一步包括时钟/日历寄存器，该时钟/日历寄存器使用被调节的输出信号的被调节的频率来计数预定时间增量作为基本时间测量值。

18.一种实时时钟电路，包括：

振荡电路，适用于产生具有振荡频率的振荡信号；

分频电路，适用于接收振荡信号和并对所述振荡信号分频，并且提供具有内部基准信号频率的内部基准信号；

除法电路，适用于接收具有期望精度的外部信号振荡频率的外部信号，所述除法电路进一步适用于将所述外部信号振荡频率除以一个可选数，并提供具有外部基准频率的外部基准信号，所述内部基准信号频率随着时间推移变得没有所述外部基准频率精确；以及

同步电路，适用于接收内部基准信号和外部基准信号这两者，所述同步电路计数等于在外部基准信号周期内的内部基准信号脉冲边缘的数目的计数值，并且使用所述计数值来调整可变除法电路的除数来产生校正的输出信号，所述校正的输出信号包括实质上与所述期望精度一样精确的校正的输出频率。

19.如权利要求18所述的实时时钟电路，进一步包括：

时钟/日历寄存器，用于根据校正的输出信号频率计数时间；以及

串行接口电路，适用于与外部串行接口通信和从所述时钟/日历寄存器读取时钟信息和将时钟信息写入所述时钟/日历寄存器。

20.如权利要求18所述的实时时钟电路，其中：

当所述计数值是第一数目时，所述可变除法电路的除数被调整以便将内部频率除以所述第一数目；

当所述计数值是第二数目时，所述可变除法电路的除数被调整以便将内部频率除以所述第二数目；或

当所述计数值小于所述第一数目，大于所述第二数目，或在所述第一数目与所述第二数目之间时，所述可变除法电路的除数被调整以便将内部频率除以第三数目。