CN102324221B - 多任务式栅驱动电路 - Google Patents

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CN102324221B CN201110112237.5A CN201110112237A CN102324221B CN 102324221 B CN102324221 B CN 102324221B CN 201110112237 A CN201110112237 A CN 201110112237A CN 102324221 B CN102324221 B CN 102324221B
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Abstract

一种多任务式驱动电路，其中驱动单元中每一个驱动级的晶体管数目较公知驱动级的晶体管数目少。第一至第七实施例中的每一个驱动级仅需四个晶体管即可实现，而第八与第九实施例仅需要二个晶体管即可实现。亦即，本发明是利用晶体管数目较少的驱动级来实现多任务式栅驱动电路，因此可以大幅减少非显示区域的布局面积。

Description

多任务式栅驱动电路
技术领域
本发明是关于一种驱动电路，特别是关于一种运用于液晶面板上的多任务式栅驱动电路。
背景技术
一般来说，整合栅驱动电路(gate on array，GOA)的液晶面板上包括显示区域与非显示区域。非显示区域中包括一栅驱动电路(gate driver)，可依序产生复数个栅驱动信号(gate driving signal)。而显示区域即为薄膜晶体管阵列，其包括多条栅极线(gate line)，每一条栅极线需要依序接收栅驱动电路输出的栅驱动信号用以开启栅极线上的像素(pixel)。
请参照第1A与1B图，其所绘示为公知多任务式栅驱动电路及其信号示意图。此多任务式栅驱动电路104是揭露于美国专利US6670943。如第1A图中所示，信号A1～A4可视为一主信号组(main signals)，而信号ENB1y～ENB3y可视为一辅信号组(slave signals)。其中，主信号组(A1～A4)是由移位寄存器(shift register)500所产生。
再者，如第1B图所示，主信号组(A1～A4)会依序产生宽度相同且不重叠(overlap)的宽脉波。而辅信号组(ENB1y～ENB3y)为频率相同相位不同的多个时序脉冲信号。由第1B图所示可知，每个辅信号的周期(cycle)即为主信号的脉波宽度。而三个辅信号组(ENB1y～ENB3y)中，每个辅信号的占空比(duty cycle)为1/3，且每个辅信号的间的相位差为120度(360/3)。
如第1A图所示，每个主信号会传递至三个驱动级(driving stage)502，而三个驱动级接收个别的辅信号。因此，每个驱动级可依序产生一个栅驱动信号(Y1～Y6…)，而每个栅驱动信号皆不会互相重叠。由第1A图可知，公知多任务式栅驱动电路中每个驱动级皆包括一个与非门(NAND)503与一反相器(inverter)504，因此，公知的驱动级至少需要六个晶体管可实现一个栅驱动级。
发明内容
本发明的目的是提出一种多任务式栅驱动电路，多任务式栅驱动电路中的驱动级中具有较少的晶体管用以减少液晶显示面板上非显示区域的布局面积。
为实现该发明目的，本发明提供了一种多任务式驱动电路，包括：
m个移位寄存器，接收一时序脉冲信号并依序产生m个主信号，其中，该m个主信号是具有第一宽度且不互相重叠的正脉波，且该m个移位寄存器中的一第x个移位寄存器是产生一第x主信号；以及
n个输出级，接收n个辅信号并依序产生n个栅驱动信号，其中，该n个辅信号的周期是该第一宽度，该n个辅信号的占空比为(1/n)，且该n个辅信号的间的相位差为(360/n)度，该n个辅信号是正脉波；
其中，该n个输出级中的一第i输出级包括：一第i个n型晶体管、一第i个p型晶体管；该第i个n型晶体管的一控制端接收该n个辅信号中的一第i辅信号，该第i个n型晶体管的一第一端接收该第x主信号，该第i个n型晶体管的一第二端产生该n个栅驱动信号中的一第i栅驱动信号；以及，该第i个p型晶体管的一控制端接收该第i辅信号，该第i个p型晶体管的一第一端连接至该第i个n型晶体管的该第二端，该第i个p型晶体管的一第二端接收一反相的电源关闭控制信号。
该第x个移位寄存器包括：
一双向输入电路，接收一第(x-1)个移位寄存器所产生的一第(x-1)通知信号以及一第(x+1)个移位寄存器所产生的一第(x+1)通知信号，产生一控制信号；以及
一移位单元，根据该控制信号产生一第x通知信号与该第x主信号。
该双向输入电路包括：
一第一晶体管，具有一控制端接收该第(x-1)通知信号，一第一端接收一第一电压，一第二端产生该控制信号；以及
一第二晶体管，具有一控制端接收该第(x+1)通知信号，一第一端连接至该第一晶体管的该第二端，一第二端接收一第二电压。
在于该移位单元包括：
一第三晶体管，具有一控制端接收该控制信号，一第一端接收该时序脉冲信号，一第二端产生该第x通知信号与该第x主信号；
一第四晶体管，具有一控制端接收该控制信号，一第一端与一第二端连接至该第三晶体管的该第二端；
一第五晶体管，具有一第一端接收该控制信号，一第二端连接至该第三晶体管的该第二端；
一第六晶体管，具有一第一端连接至该第三晶体管的该第二端，一第二端接收一第三电压；以及
一反相器，具有一输入端接收该控制信号，一输出端连接至该第五晶体管的一控制端以及该第六晶体管的一控制端。
本发明还提供了一种多任务式驱动电路，包括：
m个移位寄存器，接收一时序脉冲信号并依序产生m个主信号，其中，该m个主信号是具有第一宽度且不互相重叠的正脉波，且该m个移位寄存器中的一第x个移位寄存器是产生一第x主信号；以及
n个输出级，接收n个辅信号并依序产生n个栅驱动信号，其中，该n个辅信号的周期是该第一宽度，该n个辅信号的占空比为(1/n)，且该n个辅信号的间的相位差为(360/n)度，该n个辅信号是负脉波；
其中，该n个输出级中的一第i输出级包括：一第i个n型晶体管、一第i个p型晶体管；该第i个p型晶体管的一控制端接收该n个辅信号中的一第i辅信号，该第i个p型晶体管的一第一端接收该第x主信号，该第i个p型晶体管的一第二端产生该n个栅驱动信号中的一第i栅驱动信号；以及，该第i个n型晶体管的一控制端接收该第i辅信号，该第i个n型晶体管的一第一端连接至该第i个p型晶体管的该第二端，该第i个n型晶体管的一第二端接收一反相的电源关闭控制信号。
该第x个移位寄存器包括：
一双向输入电路，接收一第(x-1)个移位寄存器所产生的一第(x-1)通知信号以及一第(x+1)个移位寄存器所产生的一第(x+1)通知信号，产生一控制信号；以及
一移位单元，根据该控制信号产生一第x通知信号与该第x主信号。
该双向输入电路包括：
一第一晶体管，具有一控制端接收该第(x-1)通知信号，一第一端接收一第一电压，一第二端产生该控制信号；以及
一第二晶体管，具有一控制端接收该第(x+1)通知信号，一第一端连接至该第一晶体管的该第二端，一第二端接收一第二电压。
该移位单元包括：
一第三晶体管，具有一控制端接收该控制信号，一第一端接收该时序脉冲信号，一第二端产生该第x通知信号与该第x主信号；
一第四晶体管，具有一控制端接收该控制信号，一第一端与一第二端连接至该第三晶体管的该第二端；
一第五晶体管，具有一第一端接收该控制信号，一第二端连接至该第三晶体管的该第二端；
一第六晶体管，具有一第一端连接至该第三晶体管的该第二端，一第二端接收一第三电压；以及
一反相器，具有一输入端接收该控制信号，一输出端连接至该第五晶体管的一控制端以及该第六晶体管的一控制端。
本发明还提供了另外一种多任务式驱动电路，包括：
m个移位寄存器，接收一时序脉冲信号并依序产生m个主信号，其中，该m个主信号是具有第一宽度且不互相重叠的负脉波，且该m个移位寄存器中的一第x个移位寄存器是产生一第x主信号；以及
n个输出级，接收n个辅信号并依序产生n个栅驱动信号，其中，该n个辅信号的周期是该第一宽度，该n个辅信号的占空比为(1/n)，且该n个辅信号的间的相位差为(360/n)度，该n个辅信号是正脉波；
其中，该n个输出级中的一第i输出级包括：一第i个n型晶体管、一第i个p型晶体管与一第i个反相器；该第i个n型晶体管的一控制端接收该n个辅信号中的一第i辅信号，该第i个n型晶体管的一第一端接收该第x主信号；该第i个反相器的一输入端连接至该第i个n型晶体管的一第二端，该第i个反相器的一输出端产生该n个栅驱动信号中的一第i栅驱动信号；以及，该第i个p型晶体管的一控制端接收该第i辅信号，该第i个p型晶体管的一第一端连接至该第i个n型晶体管的该第二端，该第i个p型晶体管的一第二端接收一电源关闭控制信号。
该第x个移位寄存器包括：
一双向输入电路，接收一第(x-1)个移位寄存器所产生的一第(x-1)通知信号以及一第(x+1)个移位寄存器所产生的一第(x+1)通知信号，产生一控制信号；以及
一移位单元，根据该控制信号产生一第x通知信号与该第x主信号。
该双向输入电路包括：
一第一晶体管，具有一控制端接收该第(x-1)通知信号，一第一端接收一第一电压，一第二端产生该控制信号；以及
一第二晶体管，具有一控制端接收该第(x+1)通知信号，一第一端连接至该第一晶体管的该第二端，一第二端接收一第二电压。
该移位单元包括：
一第三晶体管，具有一控制端接收该控制信号，一第一端接收该时序脉冲信号，一第二端产生该第x通知信号；
一第四晶体管，具有一控制端接收该控制信号，一第一端与一第二端连接至该第三晶体管的该第二端；
一第五晶体管，具有一第一端接收该控制信号，一第二端连接至该第三晶体管的该第二端；
一第六晶体管，具有一第一端连接至该第三晶体管的该第二端，一第二端接收一第三电压；以及
一第一反相器，具有一输入端接收该控制信号，一输出端连接至该第五晶体管的一控制端以及该第六晶体管的一控制端；以及
一与非门，具有一第一输入端接收该第x通知信号，一第二输入端接收该电源关闭控制信号，一输出端产生该第x主信号。
该移位单元包括：
一第七晶体管，具有一控制端接收该控制信号，一第一端接收该时序脉冲信号，一第二端产生该第x通知信号；
一第八晶体管，具有一控制端接收该控制信号，一第一端与一第二端连接至该第七晶体管的该第二端；
一第九晶体管，具有一第一端接收该控制信号，一第二端连接至该第七晶体管的该第二端；
一第十晶体管，具有一第一端连接至该第七晶体管的该第二端，一第二端接收一第四电压；以及
一第二反相器，具有一输入端接收该控制信号，一输出端连接至该第九晶体管的一控制端以及该第十晶体管的一控制端；以及
一第三反相器，具有一输入端接收该第x通知信号，一输出端产生该第x主信号。
该移位单元包括：
一第十一晶体管，具有一控制端接收该控制信号，一第一端接收该时序脉冲信号，一第二端产生该第x通知信号与该第x主信号；
一第十二晶体管，具有一控制端接收该控制信号，一第一端与一第二端连接至该第十一晶体管的该第二端；
一第十三晶体管，具有一第一端接收该控制信号，一第二端连接至该第十一晶体管的该第二端；以及
一第十四晶体管，具有一第一端连接至该第十一晶体管的该第二端，一第二端接收一第五电压；以及
一第四反相器，具有一输入端接收该控制信号，一输出端连接至该第十三晶体管的一控制端以及该第十四晶体管的一控制端。
本发明还提供了另外一种多任务式驱动电路，包括：
m个移位寄存器，接收一时序脉冲信号并依序产生m个主信号，其中，该m个主信号是具有第一宽度且不互相重叠的负脉波，且该m个移位寄存器中的一第x个移位寄存器是产生一第x主信号；以及
n个输出级，接收n个辅信号并依序产生n个栅驱动信号，其中，该n个辅信号的周期是该第一宽度，该n个辅信号的占空比为(1/n)，且该n个辅信号的间的相位差为(360/n)度，该n个辅信号是负脉波；
其中，该n个输出级中的一第i输出级包括：一第i个n型晶体管、一第i个p型晶体管与丨第i个反相器；该第i个p型晶体管的一控制端接收该n个辅信号中的一第i辅信号，该第i个p型晶体管的一第一端接收该第x主信号；该第i个反相器的一输入端连接至该第i个p型晶体管的一第二端，该第i个反相器的一输出端产生该n个栅驱动信号中的一第i栅驱动信号；以及，该第i个n型晶体管的一控制端接收该第i辅信号，该第i个n型晶体管的一第一端连接至该第i个p型晶体管的该第二端，该第i个n型晶体管的一第二端接收一电源关闭控制信号。
该第x个移位寄存器包括：
一双向输入电路，接收一第(x-1)个移位寄存器所产生的一第(x-1)通知信号以及一第(x+1)个移位寄存器所产生的一第(x+1)通知信号，产生一控制信号；以及
一移位单元，根据该控制信号产生一第x通知信号与该第x主信号。
该双向输入电路包括：
一第一晶体管，具有一控制端接收该第(x-1)通知信号，一第一端接收一第一电压，一第二端产生该控制信号；以及
一第二晶体管，具有一控制端接收该第(x+1)通知信号，一第一端连接至该第一晶体管的该第二端，一第二端接收一第二电压。
该移位单元包括：
一第三晶体管，具有一控制端接收该控制信号，一第一端接收该时序脉冲信号，一第二端产生该第x通知信号；
一第四晶体管，具有一控制端接收该控制信号，一第一端与一第二端连接至该第三晶体管的该第二端；
一第五晶体管，具有一第一端接收该控制信号，一第二端连接至该第三晶体管的该第二端；
一第六晶体管，具有一第一端连接至该第三晶体管的该第二端，一第二端接收一第三电压；以及
一第一反相器，具有一输入端接收该控制信号，一输出端连接至该第五晶体管的一控制端以及该第六晶体管的一控制端；以及
一与非门，具有一第一输入端接收该第x通知信号，一第二输入端接收该电源关闭控制信号，一输出端产生该第x主信号。
该移位单元包括：
一第七晶体管，具有一控制端接收该控制信号，一第一端接收该时序脉冲信号，一第二端产生该第x通知信号；
一第八晶体管，具有一控制端接收该控制信号，一第一端与一第二端连接至该第七晶体管的该第二端；
一第九晶体管，具有一第一端接收该控制信号，一第二端连接至该第七晶体管的该第二端；
一第十晶体管，具有一第一端连接至该第七晶体管的该第二端，一第二端接收一第四电压；以及
一第二反相器，具有一输入端接收该控制信号，一输出端连接至该第九晶体管的一控制端以及该第十晶体管的一控制端；以及
一第三反相器，具有一输入端接收该第x通知信号，一输出端产生该第x主信号。
该移位单元包括：
一第十一晶体管，具有一控制端接收该控制信号，一第一端接收该时序脉冲信号，一第二端产生该第x通知信号与该第x主信号；
一第十二晶体管，具有一控制端接收该控制信号，一第一端与一第二端连接至该第十一晶体管的该第二端；
一第十三晶体管，具有一第一端接收该控制信号，一第二端连接至该第十一晶体管的该第二端；
一第十四晶体管，具有一第一端连接至该第十一晶体管的该第二端，一第二端接收一第五电压；以及
一第四反相器，具有一输入端接收该控制信号，一输出端连接至该第十三晶体管的一控制端以及该第十四晶体管的一控制端。
本发明还提供了另外一种多任务式驱动电路，包括：
m个移位寄存器，接收一时序脉冲信号并依序产生m个主信号，其中，该m个主信号是具有第一宽度且不互相重叠的负脉波，且该m个移位寄存器中的一第x个移位寄存器是产生一第x主信号；以及
n个输出级，接收n个辅信号并依序产生n个栅驱动信号，其中，该n个辅信号的周期是该第一宽度，该n个辅信号的占空比为(1/n)，且该n个辅信号的间的相位差为(360/n)度，该n个辅信号是负脉波；
其中，该n个输出级中的一第i输出级包括：一第i个n型晶体管、一第i个p型晶体管与丨第i个反相器；该第i个p型晶体管的一控制端接收该第x主信号，该第i个p型晶体管的一第一端接收该n个辅信号中的一第i辅信号；该第i个反相器的一输入端连接至该第i个p型晶体管的一第二端，该第i个反相器的一输出端产生该n个栅驱动信号中的一第i栅驱动信号；以及，该第i个n型晶体管的一控制端接收该第x主信号，该第i个n型晶体管的一第一端连接至该第i个p型晶体管的该第二端，该第i个n型晶体管的一第二端接收一电源关闭控制信号。
该第x个移位寄存器包括：
一双向输入电路，接收一第(x-1)个移位寄存器所产生的一第(x-1)通知信号以及一第(x+1)个移位寄存器所产生的一第(x+1)通知信号，产生一控制信号；以及
一移位单元，根据该控制信号与该电源关闭控制信号产生一第x通知信号与该第x主信号。
该双向输入电路包括：
一第一晶体管，具有一控制端接收该第(x-1)通知信号，一第一端接收一第一电压，一第二端产生该控制信号；以及
一第二晶体管，具有一控制端接收该第(x+1)通知信号，一第一端连接至该第一晶体管的该第二端，一第二端接收一第二电压。
该移位单元包括：
一第三晶体管，具有一控制端接收该控制信号，一第一端接收该时序脉冲信号，一第二端产生该第x通知信号；
一第四晶体管，具有一控制端接收该控制信号，一第一端与一第二端连接至该第三晶体管的该第二端；
一第五晶体管，具有一第一端接收该控制信号，一第二端连接至该第三晶体管的该第二端；
一第六晶体管，具有一第一端连接至该第三晶体管的该第二端，一第二端接收一第三电压；以及
一反相器，具有一输入端接收该控制信号，一输出端连接至该第五晶体管的一控制端以及该第六晶体管的一控制端；以及
一与非门，具有一第一输入端接收该第x通知信号，一第二输入端接收该电源关闭控制信号，一输出端产生该第x主信号。
为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。
附图说明
图1A与1B是公知的多任务式栅驱动电路及其信号示意图。
图2A～2E是本发明的多任务式栅驱动电路方块示意图与信号示意图。
图3A与3B是本发明的多任务驱动电路中第x个驱动单元第一实施例及其信号示意图。
图4A与4B是本发明的多任务驱动电路中第x个驱动单元第二实施例及其信号示意图。
图5A与5B是本发明的多任务驱动电路中第x个驱动单元第三实施例及其信号示意图。
图6A与6B是本发明的多任务驱动电路中第x个驱动单元第四实施例及其信号示意图。
图7A与7B是本发明的多任务驱动电路中第x个驱动单元第五实施例及其信号示意图。
图8A与8B是本发明的多任务驱动电路中第x个驱动单元第六实施例及其信号示意图。
图9A与9B是本发明的多任务驱动电路中第x个驱动单元第七实施例及其信号示意图。
图10A与10B是本发明的多任务驱动电路中第x个驱动单元第八实施例及其信号示意图。
图11A与11B是本发明的多任务驱动电路中第x个驱动单元第九实施例及其信号示意图。
【主要元件符号说明】
104  多任务式驱动电路        502驱动级
503  与非门                  504反相器
400  多任务式驱动电路        41～4m驱动单元
410～4m0移位寄存器
411～41n、421～42n、4ml～4mn驱动级
520、560、570、590、600、620、630、650、660第x个驱动单元
530、580、610、640移位寄存器
532、582、612、642双向输入电路
534、584、614、644移位单元
551、561、571、591、601、621、631、651、661第一驱动级
552、562、572、592、602、622、632、652、662第二驱动级
553、563、573、593、603、623、633、653、663第三驱动级
具体实施方式
请参照第2A～2E图，其所绘示为本发明多任务式栅驱动电路方块示意图与信号示意图。此多任务式驱动电路400可接收一时序脉冲信号CK、一起始信号START以及辅信号组(P1～Pn)。多任务式栅驱动电路400包括m个驱动单元41～4m。每个驱动单元41～4m中包括一移位寄存器(shift register)以及n个驱动级(driving stage)，移位寄存器可以产生一主信号。如此，m个移位寄存器410～4m0，共可产生m个主信号，亦即S1～Sm，再搭配驱动级411～41n、421～42n、4m1～4mn，使得多任务式驱动电路400产生m×n个栅驱动信号(Y1～Ymn)。
基本上，当起始信号START开始触发第一移位寄存器410的后，第一移位寄存器410即产生第一主信号S1，至并产生一第一通知信号至第二移位寄存器420。而第二移位寄存器420即可据以产生第二主信号S2以及一第二通知信号至第丨移位寄存器410与第三移位寄存器430。因此，第一移位寄存器410停止产生第一主信号S1，而第三移位寄存器430产生第三主信号S3。
由上述的描述可知，当第x移位寄存器接收到第x-1移位寄存器产生的第x-1通知信号时，即可据以产生第x主信号Sx以及第x通知信号至第x-1移位寄存器以及第x+1移位寄存器。因此，第x-1移位寄存器停止产生第x-1主信号Sx-1，而第x+1移位寄存器产生第x+1主信号Sx+1。
再者，由于主信号(S1～Sm)与辅信号(P1～Pn)可用正脉波(positive pulse)或者负脉波(negative pulse)的形式来表现。因此，第2B～2E图分别绘示各种不同形式的主信号(S1～Sm)与辅信号(P1～Pn)。
第2B图是以4个移位寄存器(m＝4)以及6个辅信号(n＝6)为例。根据时序脉冲信号CK的变化，4个主信号组(S1～S4)会依序产生宽度相同且不重叠(overlap)的正脉波。而辅信号组(P1～P6)为频率相同相位不同的多个正脉波。由第2B图所示可知，每个辅信号的周期(cycle)即为主信号的脉波宽度。而6个辅信号组(P1～P6)中，每个辅信号的占空比(duty cycle)为1/6，且每个辅信号的间的相位差为60度(360/6)。当然，如果有n个辅信号，且每个辅信号的间的相位差为(360/n)度。
第2C图是以4个移位寄存器(m＝4)以及6个辅信号(n＝6)为例。根据时序脉冲信号CK的变化，4个主信号组(S1～S4)会依序产生宽度相同且不重叠的负脉波。而辅信号组(P1～P6)为频率相同相位不同的多个负脉波。由第2C图所示可知，每个辅信号的周期(cycle)即为主信号的脉波宽度。而6个辅信号组(P1～P6)中，每个辅信号的占空比(duty cycle)为1/6，且每个辅信号的间的相位差为60度(360/6)。
第2D图是以4个移位寄存器(m＝4)以及6个辅信号(n＝6)为例。根据时序脉冲信号CK的变化，4个主信号组(S1～S4)会依序产生宽度相同且不重叠的正脉波。而辅信号组(P1～P6)为频率相同相位不同的多个负脉波。由第2D图所示可知，每个辅信号的周期(cycle)即为主信号的脉波宽度。而6个辅信号组(P1～P6)中，每个辅信号的占空比(duty cycle)为1/6，且每个辅信号的间的相位差为60度(360/6)。
第2E图是以4个移位寄存器(m＝4)以及6个辅信号(n＝6)为例。根据时序脉冲信号CK的变化，4个主信号组(S1～S4)会依序产生宽度相同且不重叠的负脉波。而辅信号组(P1～P6)为频率相同相位不同的多个正脉波。由第2E图所示可知，每个辅信号的周期(cycle)即为主信号的脉波宽度。而6个辅信号组(P1～P6)中，每个辅信号的占空比(duty cycle)为1/6，且每个辅信号的间的相位差为60度(360/6)。
根据本发明的实施例，多任务式驱动电路400中的第一驱动单元41可根据第一主信号S1以及6个辅信号组(P1～P6)产生6个栅驱动信号(Y1～Y6)。而其他的驱动单元也是相同的运作原理，因此不再赘述。同理，本发明的多任务式栅驱动电路400可接收一电源关闭信号(POFF)，其正常状态时会维持在高准位。于电源关闭控制信号(POFF)转换为低准位时，多任务式栅驱动电路400将所有的栅驱动信号(Y1～Ymn)转换为高准位，使得显示区域中的薄膜晶体管阵列不会产生残影现象。以下介绍多任务式驱动电路400的详细电路。
请参照第3A与3B图，其所绘示为本发明多任务驱动电路中第x个驱动单元第一实施例及其信号示意图。其中，主信号以及辅信号皆为负脉波。
第x个驱动单元520包括一移位寄存器530与3个驱动级(n＝3)。而移位寄存器530中更包括一双向输入电路532与一移位单元(shift unit)534。由于第x个驱动单元520中有3个驱动级，因此会有三个辅信号(P1～P3)。当然，如果第x个驱动单元520中有n个驱动级，则会有n个辅信号。
其中，第一驱动级551包括一晶体管TP1，一晶体管TN1、与一反相器INV1。晶体管TP1源极接收第一辅信号P1，栅极接收第x主信号Sx；晶体管TN1汲极连接至晶体管TP1汲极，栅极接收第x主信号Sx，源极接收电源关闭控制信号POFF；反相器INV1输入端连接至晶体管TP1汲极，输出端产生栅驱动信号Y3x-2。同理，第二驱动级552是连接至第二辅信号P2；第三驱动级553是连接至第三辅信号P3，其连接关系不再赘述。
双向输入电路532包括晶体管TN4以及晶体管TN5。晶体管TN4汲极接收一第一电压U2D，例如逻辑高准位，栅极接收第x-1个驱动单元(未绘示)产生的第x-1通知信号Nx-1；晶体管TN5汲极连接至晶体管TN4源极，栅极接收第x+1个驱动单元(未绘示)产生的第x+1通知信号Nx+1，源极接收一第二电压D2U，例如逻辑低准位。再者，晶体管TN4源极可产生一控制信号C。很明显地，当第x-1通知信号Nx-1为高准位时，控制信号C为高准位；当第x+1通知信号Nx+1为高准位时，控制信号C为低准位。
移位单元534包括一晶体管TN6、一晶体管TN7、一晶体管TN8、一晶体管TN9、一与非门NAND以及一反相器INV4。晶体管TN6栅极接收控制信号C，汲极接收时序脉冲信号CK；晶体管TN7栅极接收控制信号C，源极与汲极连接至晶体管TN6源极；晶体管TN8汲极接收控制信号C，源极连接至晶体管TN7源极；晶体管TN9汲极连接至晶体管TN7源极，源极连接至一第三电压Vss(例如逻辑低准位)；反相器INV4输入端接收控制信号C，输出端连接至晶体管TN8与晶体管TN9的栅极；与非门NAND第一输入端连接至晶体管TN7源极，第二输入端接收电源关闭控制信号POFF，输出端产生第x主信号Sx。再者，晶体管TN7源极是产生第x通知信号Nx。
如第3B所示，于时间点t1，第x-1通知信号Nx-1为高准位且时序脉冲信号CK转换为高准位，因此第x通知信号Nx为高准位且第x主信号Sx为低准位。于时间点t1至时间点t2的间，第x主信号Sx为低准位且第一辅信号P1为低准位，因此栅驱动信号Y3x-2为高准位。于时间点t2至时间点t3的间，第x主信号Sx为低准位且第二辅信号P2为低准位，因此栅驱动信号Y3x-1为高准位。于时间点t3至时间点t4的间，第x主信号Sx为低准位且第三辅信号P3为低准位，因此栅驱动信号Y3x为高准位。于时间点t4时，第x+1通知信号Nx+1为高准位，使得第x通知信号Nx为低准位且第x主信号Sx为高准位。
再者，于任意时间点t5，电源关闭控制信号(POFF)由高准位转换为低准位时，所有的栅驱动信号Y3x-2、Y3x-1、Y3x转换为高准位至显示区域中，使得薄膜晶体管阵列不会产生残影现象。
请参照第4A与4B图，其所绘示为本发明多任务驱动电路中第x个驱动单元第二实施例及其信号示意图。其中，主信号为负脉波以及辅信号为正脉波。
第x个驱动单元560包括一移位寄存器530与3个驱动级(n＝3)。而移位寄存器530与第一实施例中的移位寄存器530相同，不再赘述。由于第x个驱动单元560中有3个驱动级，因此会有三个辅信号(P1～P3)。当然，如果第x个驱动单元560中有n个驱动级，则会有n个辅信号。
其中，第一驱动级561包括一晶体管TP1，一晶体管TN1、与一反相器INV1。晶体管TN1栅极接收第一辅信号P1，汲极接收第x主信号Sx；晶体管TP1源极连接至晶体管TN1源极，栅极接收第一辅信号P1，汲极接收电源关闭控制信号POFF；反相器INV1输入端连接至晶体管TP1源极，输出端产生栅驱动信号Y3x-2。同理，第二驱动级562是连接至第二辅信号P2；第三驱动级563是连接至第三辅信号P3，其连接关系不再赘述。
如第4B所示，于时间点t1，第x-1通知信号Nx-1为高准位且时序脉冲信号CK转换为高准位，因此第x通知信号Nx为高准位且第x主信号Sx为低准位。于时间点t1至时间点t2的间，第x主信号Sx为低准位且第一辅信号P1为高准位，因此栅驱动信号Y3x-2为高准位。于时间点t2至时间点t3的间，第x主信号Sx为低准位且第二辅信号P2为高准位，因此栅驱动信号Y3x-1为高准位。于时间点t3至时间点t4的间，第x主信号Sx为低准位且第三辅信号P3为高准位，因此栅驱动信号Y3x为高准位。于时间点t4时，第x+1通知信号Nx+1为高准位，使得第x通知信号Nx为低准位且第x主信号Sx为高准位。
再者，于任意时间点t5，电源关闭控制信号(POFF)由高准位转换为低准位时，所有的栅驱动信号Y3x-2、Y3x-1、Y3x转换为高准位至显示区域中，使得薄膜晶体管阵列不会产生残影现象。
请参照第5A与5B图，其所绘示为本发明多任务驱动电路中第x个驱动单元第三实施例及其信号示意图。其中，主信号以及辅信号皆为负脉波。
第x个驱动单元570包括一移位寄存器530与3个驱动级(n＝3)。而移位寄存器530与第一实施例中的移位寄存器530相同，不再赘述。由于第x个驱动单元570中有3个驱动级，因此会有三个辅信号(P1～P3)。当然，如果第x个驱动单元570中有n个驱动级，则会有n个辅信号。
其中，第一驱动级571包括一晶体管TP1，一晶体管TN1、与一反相器INV1。晶体管TP1栅极接收第一辅信号P1，源极接收第x主信号Sx；晶体管TN1汲极连接至晶体管TP1汲极，栅极接收第一辅信号P1，源极接收电源关闭控制信号POFF；反相器INV1输入端连接至晶体管TP1汲极，输出端产生栅驱动信号Y3x-2。同理，第二驱动级572是连接至第二辅信号P2；第三驱动级573是连接至第三辅信号P3，其连接关系不再赘述。
如第5B所示，于时间点t1，第x-1通知信号Nx-1为高准位且时序脉冲信号CK转换为高准位，因此第x通知信号Nx为高准位且第x主信号Sx为低准位。于时间点t1至时间点t2的间，第x主信号Sx为低准位且第一辅信号P1为低准位，因此栅驱动信号Y3x-2为高准位。于时间点t2至时间点t3的间，第x主信号Sx为低准位且第二辅信号P2为低准位，因此栅驱动信号Y3x-1为高准位。于时间点t3至时间点t4的间，第x主信号Sx为低准位且第三辅信号P3为低准位，因此栅驱动信号Y3x为高准位。于时间点t4时，第x+1通知信号Nx+1为高准位，使得第x通知信号Nx为低准位且第x主信号Sx为高准位。
再者，于任意时间点t5，电源关闭控制信号(POFF)由高准位转换为低准位时，所有的栅驱动信号Y3x-2、Y3x-1、Y3x转换为高准位至显示区域中，使得薄膜晶体管阵列不会产生残影现象。
请参照第6A与6B图，其所绘示为本发明多任务驱动电路中第x个驱动单元第四实施例及其信号示意图。其中，主信号为负脉波以及辅信号为正脉波。
第x个驱动单元590包括一移位寄存器580与3个驱动级(n＝3)。而移位寄存器580中更包括一双向输入电路582与一移位单元584。由于第x个驱动单元590中有3个驱动级，因此会有三个辅信号(P1～P3)。当然，如果第x个驱动单元590中有n个驱动级，则会有n个辅信号。
其中，第一驱动级591包括一晶体管TP1，一晶体管TN1、与一反相器INV1。晶体管TN1栅极接收第一辅信号P1，汲极接收第x主信号Sx；晶体管TP1源极连接至晶体管TN1源极，栅极接收第一辅信号P1，汲极接收电源关闭控制信号POFF；反相器INV1输入端连接至晶体管TP1源极，输出端产生栅驱动信号Y3x-2。同理，第二驱动级592是连接至第二辅信号P2；第三驱动级593是连接至第三辅信号P3，其连接关系不再赘述。
双向输入电路582包括晶体管TN4以及晶体管TN5。晶体管TN4汲极接收一第一电压U2D，例如逻辑高准位，栅极接收第x-1个驱动单元(未绘示)产生的第x-1通知信号Nx-1；晶体管TN5汲极连接至晶体管TN4源极，栅极接收第x+1个驱动单元(未绘示)产生的第x+1通知信号Nx+1，源极接收一第二电压D2U，例如逻辑低准位。再者，晶体管TN4源极可产生一控制信号C。很明显地，当第x-1通知信号Nx-1为高准位时，控制信号C为高准位；当第x+1通知信号Nx+1为高准位时，控制信号C为低准位。
移位单元534包括一晶体管TN6、一晶体管TN7、一晶体管TN8、一晶体管TN9、一反相器INV4以及一反相器INV5。晶体管TN6栅极接收控制信号C，汲极接收时序脉冲信号CK；晶体管TN7栅极接收控制信号C，源极与汲极连接至晶体管TN6源极；晶体管TN8汲极接收控制信号C，源极连接至晶体管TN7源极；晶体管TN9汲极连接至晶体管TN7源极，源极连接至一第三电压Vss(例如逻辑低准位)；反相器INV4输入端接收控制信号C，输出端连接至晶体管TN8与晶体管TN9的栅极；反相器INV5输入端连接至晶体管TN7源极，输出端产生第x主信号Sx。再者，晶体管TN7源极是产生第x通知信号Nx。
如第6B所示，于时间点t1，第x-1通知信号Nx-1为高准位且时序脉冲信号CK转换为高准位，因此第x通知信号Nx为高准位且第x主信号Sx为低准位。于时间点t1至时间点t2的间，第x主信号Sx为低准位且第一辅信号P1为高准位，因此栅驱动信号Y3x-2为高准位。于时间点t2至时间点t3的间，第x主信号Sx为低准位且第二辅信号P2为高准位，因此栅驱动信号Y3x-1为高准位。于时间点t3至时间点t4的间，第x主信号Sx为低准位且第三辅信号P3为高准位，因此栅驱动信号Y3x为高准位。于时间点t4时，第x+1通知信号Nx+1为高准位，使得第x通知信号Nx为低准位且第x主信号Sx为高准位。
再者，于任意时间点t5，电源关闭控制信号(POFF)由高准位转换为低准位时，所有的栅驱动信号Y3x-2、Y3x-1、Y3x转换为高准位至显示区域中，使得薄膜晶体管阵列不会产生残影现象。
请参照第7A与7B图，其所绘示为本发明多任务驱动电路中第x个驱动单元第五实施例及其信号示意图。其中，主信号以及辅信号为负脉波。
第x个驱动单元600包括一移位寄存器580与3个驱动级(n＝3)。而移位寄存器580与第四实施例中的移位寄存器580相同，不再赘述。由于第x个驱动单元600中有3个驱动级，因此会有三个辅信号(P1～P3)。当然，如果第x个驱动单元600中有n个驱动级，则会有n个辅信号。
其中，第一驱动级601包括一晶体管TP1，一晶体管TN1、与一反相器INV1。晶体管TP1栅极接收第一辅信号P1，源极接收第x主信号Sx；晶体管TN1汲极连接至晶体管TP1汲极，栅极接收第一辅信号P1，源极接收电源关闭控制信号POFF；反相器INV1输入端连接至晶体管TP1汲极，输出端产生栅驱动信号Y3x-2。同理，第二驱动级602是连接至第二辅信号P2；第三驱动级603是连接至第三辅信号P3，其连接关系不再赘述。
如第7B所示，于时间点t1，第x-1通知信号Nx-1为高准位且时序脉冲信号CK转换为高准位，因此第x通知信号Nx为高准位且第x主信号Sx为低准位。于时间点t1至时间点t2的间，第x主信号Sx为低准位且第一辅信号P1为低准位，因此栅驱动信号Y3x-2为高准位。于时间点t2至时间点t3的间，第x主信号Sx为低准位且第二辅信号P2为低准位，因此栅驱动信号Y3x-1为高准位。于时间点t3至时间点t4的间，第x主信号Sx为低准位且第三辅信号P3为低准位，因此栅驱动信号Y3x为高准位。于时间点t4时，第x+1通知信号Nx+1为高准位，使得第x通知信号Nx为低准位且第x主信号Sx为高准位。
再者，于任意时间点t5，电源关闭控制信号(POFF)由高准位转换为低准位时，所有的栅驱动信号Y3x-2、Y3x-1、Y3x转换为高准位至显示区域中，使得薄膜晶体管阵列不会产生残影现象。
请参照第8A与8B图，其所绘示为本发明多任务驱动电路中第x个驱动单元第六实施例及其信号示意图。其中，主信号为负脉波以及辅信号为正脉波。
第x个驱动单元620包括一移位寄存器610与3个驱动级(n＝3)。而移位寄存器610中更包括一双向输入电路612与一移位单元614。由于第x个驱动单元620中有3个驱动级，因此会有三个辅信号(P1～P3)。当然，如果第x个驱动单元620中有n个驱动级，则会有n个辅信号。
其中，第一驱动级621包括一晶体管TP1，一晶体管TN1、与一反相器INV1。晶体管TN1栅极接收第一辅信号P1，汲极接收第x主信号Sx；晶体管TP1源极连接至晶体管TN1源极，栅极接收第一辅信号P1，汲极接收电源关闭控制信号POFF；反相器INV1输入端连接至晶体管TP1源极，输出端产生栅驱动信号Y3x-2。同理，第二驱动级622是连接至第二辅信号P2；第三驱动级623是连接至第三辅信号P3，其连接关系不再赘述。
双向输入电路612包括晶体管TP4以及晶体管TP5。晶体管TP4源极接收一第一电压例如逻辑低准位，栅极接收第x-1个驱动单元(未绘示)产生的第x-1通知信号Nx-1；晶体管TP5源极连接至晶体管TP4汲极，栅极接收第x+1个驱动单元(未绘示)产生的第x+1通知信号Nx+1，汲极接收一第二电压
Figure BSA00000486435400182
例如逻辑高准位。再者，晶体管TP4汲极可产生一控制信号C。很明显地，当第x-1通知信号Nx-1为低准位时，控制信号C为低准位；当第x+1通知信号Nx+1为低准位时，控制信号C为高准位。
移位单元614包括一晶体管TN4、一晶体管TP6、一晶体管TP7、一晶体管TP8以及一反相器INV4。晶体管TP6栅极接收控制信号C，源极接收时序脉冲信号CK；晶体管TN4栅极接收控制信号C，源极与汲极连接至晶体管TP6汲极；晶体管TP7源极接收控制信号C，汲极连接至晶体管TN4源极；晶体管TP8源极连接至晶体管TN4源极，汲极连接至一第三电压Vcc(例如逻辑高准位)；反相器INV4输入端接收控制信号C，输出端连接至晶体管TP7与晶体管TP8的栅极。再者，晶体管TN4源极是产生相同准位的第x通知信号Nx与第x主信号Sx。
如第8B所示，于时间点t1，第x-1通知信号Nx-1为低准位且时序脉冲信号CK转换为低准位，因此第x通知信号Nx为低准位且第x主信号Sx为低准位。于时间点t1至时间点t2的间，第x主信号Sx为低准位且第一辅信号P1为高准位，因此栅驱动信号Y3x-2为高准位。于时间点t2至时间点t3的间，第x主信号Sx为低准位且第二辅信号P2为高准位，因此栅驱动信号Y3x-1为高准位。于时间点t3至时间点t4的间，第x主信号Sx为低准位且第三辅信号P3为高准位，因此栅驱动信号Y3x为高准位。于时间点t4时，第x+1通知信号Nx+1为低准位，使得第x通知信号Nx为高准位且第x主信号Sx为高准位。
再者，于任意时间点t5，电源关闭控制信号(POFF)由高准位转换为低准位时，所有的栅驱动信号Y3x-2、Y3x-1、Y3x转换为高准位至显示区域中，使得薄膜晶体管阵列不会产生残影现象。
请参照第9A与9B图，其所绘示为本发明多任务驱动电路中第x个驱动单元第七实施例及其信号示意图。其中，主信号以及辅信号为负脉波。
第x个驱动单元630包括一移位寄存器610与3个驱动级(n＝3)。而移位寄存器610与第六实施例中的移位寄存器610相同，不再赘述。由于第x个驱动单元630中有3个驱动级，因此会有三个辅信号(P1～P3)。当然，如果第x个驱动单元630中有n个驱动级，则会有n个辅信号。
其中，第一驱动级631包括一晶体管TP1，一晶体管TN1、与一反相器INV1。晶体管TP1栅极接收第一辅信号P1，源极接收第x主信号Sx；晶体管TN1汲极连接至晶体管TP1汲极，栅极接收第一辅信号P1，源极接收电源关闭控制信号POFF；反相器INV1输入端连接至晶体管TP1汲极，输出端产生栅驱动信号Y3x-2。同理，第二驱动级632是连接至第二辅信号P2；第三驱动级633是连接至第三辅信号P3，其连接关系不再赘述。
如第9B所示，于时间点t1，第x-1通知信号Nx-1为低准位且时序脉冲信号CK转换为低准位，因此第x通知信号Nx为低准位且第x主信号Sx为低准位。于时间点t1至时间点t2的间，第x主信号Sx为低准位且第一辅信号P1为低准位，因此栅驱动信号Y3x-2为高准位。于时间点t2至时间点t3的间，第x主信号Sx为低准位且第二辅信号P2为低准位，因此栅驱动信号Y3x-1为高准位。于时间点t3至时间点t4的间，第x主信号Sx为低准位且第三辅信号P3为低准位，因此栅驱动信号Y3x为高准位。于时间点t4时，第x+1通知信号Nx+1为低准位，使得第x通知信号Nx为高准位且第x主信号Sx为高准位。
再者，于任意时间点t5，电源关闭控制信号(POFF)由高准位转换为低准位时，所有的栅驱动信号Y3x-2、Y3x-1、Y3x转换为高准位至显示区域中，使得薄膜晶体管阵列不会产生残影现象。
请参照第10A与10B图，其所绘示为本发明多任务驱动电路中第x个驱动单元第八实施例及其信号示意图。其中，主信号以及辅信号为正脉波。
第x个驱动单元650包括一移位寄存器640与3个驱动级(n＝3)。而移位寄存器640中更包括一双向输入电路642与一移位单元644。由于第x个驱动单元650中有3个驱动级，因此会有三个辅信号(P1～P3)。当然，如果第x个驱动单元650中有n个驱动级，则会有n个辅信号。
其中，第一驱动级651包括一晶体管TP1与一晶体管TN1。晶体管TN1栅极接收第一辅信号P1，汲极接收第x主信号Sx；晶体管TP1源极连接至晶体管TN1源极，栅极接收第一辅信号P1，汲极接收反相的电源关闭控制信号
Figure BSA00000486435400201
其中，晶体管TN1源极产生栅驱动信号Y3x-2。同理，第二驱动级652是连接至第二辅信号P2；第三驱动级653是连接至第三辅信号P3，其连接关系不再赘述。
双向输入电路642包括晶体管TN4以及晶体管TN5。晶体管TN4汲极接收一第一电压U2D，例如逻辑高准位，栅极接收第x-1个驱动单元(未绘示)产生的第x-1通知信号Nx-1；晶体管TN5汲极连接至晶体管TN4源极，栅极接收第x+1个驱动单元(未绘示)产生的第x+1通知信号Nx+1，源极接收一第二电压D2U，例如逻辑低准位。再者，晶体管TN4源极可产生一控制信号C。很明显地，当第x-1通知信号Nx-1为高准位时，控制信号C为高准位；当第x+1通知信号Nx+1为高准位时，控制信号C为低准位。
移位单元644包括一晶体管TN6、一晶体管TN7、一晶体管TN8、一晶体管TN9以及一反相器INV4。晶体管TN6栅极接收控制信号C，汲极接收时序脉冲信号CK；晶体管TN7栅极接收控制信号C，源极与汲极连接至晶体管TN6源极；晶体管TN8汲极接收控制信号C，源极连接至晶体管TN7源极；晶体管TN9汲极连接至晶体管TN7源极，源极连接至一第三电压Vss(例如逻辑低准位)；反相器INV4输入端接收控制信号C，输出端连接至晶体管TN8与晶体管TN9的栅极。再者，晶体管TN7源极是产生相同准位的第x通知信号Nx与第x主信号Sx。
如第10B所示，于时间点t1，第x-1通知信号Nx-1为高准位且时序脉冲信号CK转换为高准位，因此第x通知信号Nx为高准位且第x主信号Sx为高准位。于时间点t1至时间点t2的间，第x主信号Sx为高准位且第一辅信号P1为高准位，因此栅驱动信号Y3x-2为高准位。于时间点t2至时间点t3的间，第x主信号Sx为高准位且第二辅信号P2为高准位，因此栅驱动信号Y3x-1为高准位。于时间点t3至时间点t4的间，第x主信号Sx为高准位且第三辅信号P3为高准位，因此栅驱动信号Y3x为高准位。于时间点t4时，第x+1通知信号Nx+1为高准位，使得第x通知信号x为低准位且第x主信号Sx为低高准位。
再者，于任意时间点t5，电源关闭控制信号POFF由高准位转换为低准位(亦即，反相的电源关闭控制信号由低准位转换为高准位)时，所有的栅驱动信号Y3x-2、Y3x-1、Y3x转换为高准位至显示区域中，使得薄膜晶体管阵列不会产生残影现象。
请参照第11A与11B图，其所绘示为本发明多任务驱动电路中第x个驱动单元第九实施例及其信号示意图。其中，主信号为正脉波以及辅信号为负脉波。
第x个驱动单元660包括一移位寄存器640与3个驱动级(n＝3)。而移位寄存器640与第八实施例中移位寄存器640相同，不再赘述。由于第x个驱动单元660中有3个驱动级，因此会有三个辅信号(P1～P3)。当然，如果第x个驱动单元660中有n个驱动级，则会有n个辅信号。
其中，第一驱动级661包括一晶体管TP1与一晶体管TN1。晶体管TP1栅极接收第一辅信号P1，源极接收第x主信号Sx；晶体管TN1汲极连接至晶体管TP1汲极，栅极接收第一辅信号P1，源极接收反相的电源关闭控制信号
Figure BSA00000486435400212
其中，晶体管TP1汲极产生栅驱动信号Y3x-2。同理，第二驱动级662是连接至第二辅信号P2；第三驱动级663是连接至第三辅信号P3，其连接关系不再赘述。
如第11B所示，于时间点t1，第x-1通知信号Nx-1为高准位且时序脉冲信号CK转换为高准位，因此第x通知信号Nx为高准位且第x主信号Sx为高准位。于时间点t1至时间点t2的间，第x主信号Sx为高准位且第一辅信号P1为低准位，因此栅驱动信号Y3x-2为高准位。于时间点t2至时间点t3的间，第x主信号Sx为高准位且第二辅信号P2为低准位，因此栅驱动信号Y3x-1为高准位。于时间点t3至时间点t4的间，第x主信号Sx为高准位且第三辅信号P3为低准位，因此栅驱动信号Y3x为高准位。于时间点t4时，第x+1通知信号Nx+1为高准位，使得第x通知信号x为低准位且第x主信号Sx为低高准位。
再者，于任意时间点t5，电源关闭控制信号POFF由高准位转换为低准位(亦即，反相的电源关闭控制信号
Figure BSA00000486435400221
由低准位转换为高准位)时，所有的栅驱动信号Y3x-2、Y3x-1、Y3x转换为高准位至显示区域中，使得薄膜晶体管阵列不会产生残影现象。
本发明的优点是提出一种多任务式栅驱动电路，其中驱动单元中每一个驱动级的晶体管数目较公知驱动级少。举例来说，第一至第七实施例中的每一个驱动级仅需四个晶体管即可实现(反相器需要二个晶体管来实现)，而第八与第九实施例仅需要二个晶体管即可实现。换句话说，本发明是利用晶体管数目较少的驱动级来实现多任务式栅驱动电路，因此可以大幅减少非显示区域的布局面积。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视后附的申请专利范围所界定者为准。

Claims (24)

1.一种多任务式驱动电路，包括：
m个移位寄存器，接收一时序脉冲信号并依序产生m个主信号，其中，该m个主信号是具有第一宽度且不互相重叠的正脉波，且该m个移位寄存器中的一第x个移位寄存器是产生一第x主信号；以及
n个输出级，接收n个辅信号并依序产生n个栅驱动信号，其中，该n个辅信号的周期是该第一宽度，该n个辅信号的占空比为1/n，且该n个辅信号的间的相位差为360/n度，该n个辅信号是正脉波；
其中，该n个输出级中的一第i输出级包括：一第i个n型晶体管、一第i个p型晶体管；该第i个n型晶体管的一控制端接收该n个辅信号中的一第i辅信号，该第i个n型晶体管的一第一端接收该第x主信号，该第i个n型晶体管的一第二端产生该n个栅驱动信号中的一第i栅驱动信号；以及，该第i个p型晶体管的一控制端接收该第i辅信号，该第i个p型晶体管的一第一端连接至该第i个n型晶体管的该第二端，该第i个p型晶体管的一第二端接收一反相的电源关闭控制信号。
2.如权利要求1所述的多任务驱动电路，其特征在于该第x个移位寄存器包括：
一双向输入电路，接收一第x-1个移位寄存器所产生的一第x-1通知信号以及一第x+1个移位寄存器所产生的一第x+1通知信号，产生一控制信号；以及
一移位单元，根据该控制信号产生一第x通知信号与该第x主信号。
3.如权利要求2所述的多任务驱动电路，其特征在于该双向输入电路包括：
一第一晶体管，具有一控制端接收该第x-1通知信号，一第一端接收一第一电压，一第二端产生该控制信号；以及
一第二晶体管，具有一控制端接收该第x+1通知信号，一第一端连接至该第一晶体管的该第二端，一第二端接收一第二电压。
4.如权利要求2所述的多任务驱动电路，其特征在于该移位单元包括：
一第三晶体管，具有一控制端接收该控制信号，一第一端接收该时序脉冲信号，一第二端产生该第x通知信号与该第x主信号；
一第四晶体管，具有一控制端接收该控制信号，一第一端与一第二端连接至该第三晶体管的该第二端；
一第五晶体管，具有一第一端接收该控制信号，一第二端连接至该第三晶体管的该第二端；
一第六晶体管，具有一第一端连接至该第三晶体管的该第二端，一第二端接收一第三电压；以及
一反相器，具有一输入端接收该控制信号，一输出端连接至该第五晶体管的一控制端以及该第六晶体管的一控制端。
5.一种多任务式驱动电路，包括：
m个移位寄存器，接收一时序脉冲信号并依序产生m个主信号，其中，该m个主信号是具有第一宽度且不互相重叠的正脉波，且该m个移位寄存器中的一第x个移位寄存器是产生一第x主信号；以及
n个输出级，接收n个辅信号并依序产生n个栅驱动信号，其中，该n个辅信号的周期是该第一宽度，该n个辅信号的占空比为1/n，且该n个辅信号的间的相位差为360/n度，该n个辅信号是负脉波；
其中，该n个输出级中的一第i输出级包括：一第i个n型晶体管、一第i个p型晶体管；该第i个p型晶体管的一控制端接收该n个辅信号中的一第i辅信号，该第i个p型晶体管的一第一端接收该第x主信号，该第i个p型晶体管的一第二端产生该n个栅驱动信号中的一第i栅驱动信号；以及，该第i个n型晶体管的一控制端接收该第i辅信号，该第i个n型晶体管的一第一端连接至该第i个p型晶体管的该第二端，该第i个n型晶体管的一第二端接收一反相的电源关闭控制信号。
6.如权利要求5所述的多任务驱动电路，其特征在于该第x个移位寄存器包括：
一双向输入电路，接收一第x-1个移位寄存器所产生的一第x-1通知信号以及一第x+1个移位寄存器所产生的一第x+1通知信号，产生一控制信号；以及
一移位单元，根据该控制信号产生一第x通知信号与该第x主信号。
7.如权利要求6所述的多任务驱动电路，其特征在于该双向输入电路包括：
一第一晶体管，具有一控制端接收该第x-1通知信号，一第一端接收一第一电压，一第二端产生该控制信号；以及
一第二晶体管，具有一控制端接收该第x+1通知信号，一第一端连接至该第一晶体管的该第二端，一第二端接收一第二电压。
8.如权利要求6所述的多任务驱动电路，其特征在于该移位单元包括：
一第三晶体管，具有一控制端接收该控制信号，一第一端接收该时序脉冲信号，一第二端产生该第x通知信号与该第x主信号；
一第四晶体管，具有一控制端接收该控制信号，一第一端与一第二端连接至该第三晶体管的该第二端；
一第五晶体管，具有一第一端接收该控制信号，一第二端连接至该第三晶体管的该第二端；
一第六晶体管，具有一第一端连接至该第三晶体管的该第二端，一第二端接收一第三电压；以及
一反相器，具有一输入端接收该控制信号，一输出端连接至该第五晶体管的一控制端以及该第六晶体管的一控制端。
9.一种多任务式驱动电路，包括：
m个移位寄存器，接收一时序脉冲信号并依序产生m个主信号，其中，该m个主信号是具有第一宽度且不互相重叠的负脉波，且该m个移位寄存器中的一第x个移位寄存器是产生一第x主信号；以及
n个输出级，接收n个辅信号并依序产生n个栅驱动信号，其中，该n个辅信号的周期是该第一宽度，该n个辅信号的占空比为1/n，且该n个辅信号的间的相位差为360/n度，该n个辅信号是正脉波；
其中，该n个输出级中的一第i输出级包括：一第i个n型晶体管、一第i个p型晶体管与一第i个反相器；该第i个n型晶体管的一控制端接收该n个辅信号中的一第i辅信号，该第i个n型晶体管的一第一端接收该第x主信号；该第i个反相器的一输入端连接至该第i个n型晶体管的一第二端，该第i个反相器的一输出端产生该n个栅驱动信号中的一第i栅驱动信号；以及，该第i个p型晶体管的一控制端接收该第i辅信号，该第i个p型晶体管的一第一端连接至该第i个n型晶体管的该第二端，该第i个p型晶体管的一第二端接收一电源关闭控制信号。
10.如权利要求9所述的多任务驱动电路，其特征在于该第x个移位寄存器包括：
一双向输入电路，接收一第x-1个移位寄存器所产生的一第x-1通知信号以及一第x+1个移位寄存器所产生的一第x+1通知信号，产生一控制信号；以及
一移位单元，根据该控制信号产生一第x通知信号与该第x主信号。
11.如权利要求10所述的多任务驱动电路，其特征在于该双向输入电路包括：
一第一晶体管，具有一控制端接收该第x-1通知信号，一第一端接收一第一电压，一第二端产生该控制信号；以及
一第二晶体管，具有一控制端接收该第x+1通知信号，一第一端连接至该第一晶体管的该第二端，一第二端接收一第二电压。
12.如权利要求10所述的多任务驱动电路，其特征在于该移位单元包括：
一第三晶体管，具有一控制端接收该控制信号，一第一端接收该时序脉冲信号，一第二端产生该第x通知信号；
一第四晶体管，具有一控制端接收该控制信号，一第一端与一第二端连接至该第三晶体管的该第二端；
一第五晶体管，具有一第一端接收该控制信号，一第二端连接至该第三晶体管的该第二端；
一第六晶体管，具有一第一端连接至该第三晶体管的该第二端，一第二端接收一第三电压；以及
一第一反相器，具有一输入端接收该控制信号，一输出端连接至该第五晶体管的一控制端以及该第六晶体管的一控制端；以及
一与非门，具有一第一输入端接收该第x通知信号，一第二输入端接收该电源关闭控制信号，一输出端产生该第x主信号。
13.如权利要求10所述的多任务驱动电路，其特征在于该移位单元包括：
一第七晶体管，具有一控制端接收该控制信号，一第一端接收该时序脉冲信号，一第二端产生该第x通知信号；
一第八晶体管，具有一控制端接收该控制信号，一第一端与一第二端连接至该第七晶体管的该第二端；
一第九晶体管，具有一第一端接收该控制信号，一第二端连接至该第七晶体管的该第二端；
一第十晶体管，具有一第一端连接至该第七晶体管的该第二端，一第二端接收一第四电压；以及
一第二反相器，具有一输入端接收该控制信号，一输出端连接至该第九晶体管的一控制端以及该第十晶体管的一控制端；以及
一第三反相器，具有一输入端接收该第x通知信号，一输出端产生该第x主信号。
14.如权利要求10所述的多任务驱动电路，其特征在于该移位单元包括：
一第十一晶体管，具有一控制端接收该控制信号，一第一端接收该时序脉冲信号，一第二端产生该第x通知信号与该第x主信号；
一第十二晶体管，具有一控制端接收该控制信号，一第一端与一第二端连接至该第十一晶体管的该第二端；
一第十三晶体管，具有一第一端接收该控制信号，一第二端连接至该第十一晶体管的该第二端；以及
一第十四晶体管，具有一第一端连接至该第十一晶体管的该第二端，一第二端接收一第五电压；以及
一第四反相器，具有一输入端接收该控制信号，一输出端连接至该第十三晶体管的一控制端以及该第十四晶体管的一控制端。
15.一种多任务式驱动电路，包括：
m个移位寄存器，接收一时序脉冲信号并依序产生m个主信号，其中，该m个主信号是具有第一宽度且不互相重叠的负脉波，且该m个移位寄存器中的一第x个移位寄存器是产生一第x主信号；以及
n个输出级，接收n个辅信号并依序产生n个栅驱动信号，其中，该n个辅信号的周期是该第一宽度，该n个辅信号的占空比为1/n，且该n个辅信号的间的相位差为360/n度，该n个辅信号是负脉波；
其中，该n个输出级中的一第i输出级包括：一第i个n型晶体管、一第i个p型晶体管与一第i个反相器；该第i个p型晶体管的一控制端接收该n个辅信号中的一第i辅信号，该第i个p型晶体管的一第一端接收该第x主信号；该第i个反相器的一输入端连接至该第i个p型晶体管的一第二端，该第i个反相器的一输出端产生该n个栅驱动信号中的一第i栅驱动信号；以及，该第i个n型晶体管的一控制端接收该第i辅信号，该第i个n型晶体管的一第一端连接至该第i个p型晶体管的该第二端，该第i个n型晶体管的一第二端接收一电源关闭控制信号。
16.如权利要求15所述的多任务驱动电路，其特征在于该第x个移位寄存器包括：
一双向输入电路，接收一第x-1个移位寄存器所产生的一第x-1通知信号以及一第x+1个移位寄存器所产生的一第x+1通知信号，产生一控制信号；以及
一移位单元，根据该控制信号产生一第x通知信号与该第x主信号。
17.如权利要求16所述的多任务驱动电路，其特征在于该双向输入电路包括：
一第一晶体管，具有一控制端接收该第x-1通知信号，一第一端接收一第一电压，一第二端产生该控制信号；以及
一第二晶体管，具有一控制端接收该第x+1通知信号，一第一端连接至该第一晶体管的该第二端，一第二端接收一第二电压。
18.如权利要求16所述的多任务驱动电路，其特征在于该移位单元包括：
一第三晶体管，具有一控制端接收该控制信号，一第一端接收该时序脉冲信号，一第二端产生该第x通知信号；
一第四晶体管，具有一控制端接收该控制信号，一第一端与一第二端连接至该第三晶体管的该第二端；
一第五晶体管，具有一第一端接收该控制信号，一第二端连接至该第三晶体管的该第二端；
一第六晶体管，具有一第一端连接至该第三晶体管的该第二端，一第二端接收一第三电压；以及
一第一反相器，具有一输入端接收该控制信号，一输出端连接至该第五晶体管的一控制端以及该第六晶体管的一控制端；以及
一与非门，具有一第一输入端接收该第x通知信号，一第二输入端接收该电源关闭控制信号，一输出端产生该第x主信号。
19.如权利要求16所述的多任务驱动电路，其特征在于该移位单元包括：
一第七晶体管，具有一控制端接收该控制信号，一第一端接收该时序脉冲信号，一第二端产生该第x通知信号；
一第八晶体管，具有一控制端接收该控制信号，一第一端与一第二端连接至该第七晶体管的该第二端；
一第九晶体管，具有一第一端接收该控制信号，一第二端连接至该第七晶体管的该第二端；
一第十晶体管，具有一第一端连接至该第七晶体管的该第二端，一第二端接收一第四电压；以及
一第二反相器，具有一输入端接收该控制信号，一输出端连接至该第九晶体管的一控制端以及该第十晶体管的一控制端；以及
一第三反相器，具有一输入端接收该第x通知信号，一输出端产生该第x主信号。
20.如权利要求16所述的多任务驱动电路，其特征在于该移位单元包括：
一第十一晶体管，具有一控制端接收该控制信号，一第一端接收该时序脉冲信号，一第二端产生该第x通知信号与该第x主信号；
一第十二晶体管，具有一控制端接收该控制信号，一第一端与一第二端连接至该第十一晶体管的该第二端；
一第十三晶体管，具有一第一端接收该控制信号，一第二端连接至该第十一晶体管的该第二端；
一第十四晶体管，具有一第一端连接至该第十一晶体管的该第二端，一第二端接收一第五电压；以及
一第四反相器，具有一输入端接收该控制信号，一输出端连接至该第十三晶体管的一控制端以及该第十四晶体管的一控制端。
21.一种多任务式驱动电路，包括：
m个移位寄存器，接收一时序脉冲信号并依序产生m个主信号，其中，该m个主信号是具有第一宽度且不互相重叠的负脉波，且该m个移位寄存器中的一第x个移位寄存器是产生一第x主信号；以及
n个输出级，接收n个辅信号并依序产生n个栅驱动信号，其中，该n个辅信号的周期是该第一宽度，该n个辅信号的占空比为1/n，且该n个辅信号的间的相位差为360/n度，该n个辅信号是负脉波；
其中，该n个输出级中的一第i输出级包括：一第i个n型晶体管、一第i个p型晶体管与一第i个反相器；该第i个p型晶体管的一控制端接收该第x主信号，该第i个p型晶体管的一第一端接收该n个辅信号中的一第i辅信号；该第i个反相器的一输入端连接至该第i个p型晶体管的一第二端，该第i个反相器的一输出端产生该n个栅驱动信号中的一第i栅驱动信号；以及，该第i个n型晶体管的一控制端接收该第x主信号，该第i个n型晶体管的一第一端连接至该第i个p型晶体管的该第二端，该第i个n型晶体管的一第二端接收一电源关闭控制信号。
22.如权利要求21所述的多任务驱动电路，其特征在于该第x个移位寄存器包括：
一双向输入电路，接收一第x-1个移位寄存器所产生的一第x-1通知信号以及一第x+1个移位寄存器所产生的一第x+1通知信号，产生一控制信号；以及
一移位单元，根据该控制信号与该电源关闭控制信号产生一第x通知信号与该第x主信号。
23.如权利要求22所述的多任务驱动电路，其特征在于该双向输入电路包括：
一第一晶体管，具有一控制端接收该第x-1通知信号，一第一端接收一第一电压，一第二端产生该控制信号；以及
一第二晶体管，具有一控制端接收该第x+1通知信号，一第一端连接至该第一晶体管的该第二端，一第二端接收一第二电压。
24.如权利要求22所述的多任务驱动电路，其特征在于该移位单元包括：
一第三晶体管，具有一控制端接收该控制信号，一第一端接收该时序脉冲信号，一第二端产生该第x通知信号；
一第四晶体管，具有一控制端接收该控制信号，一第一端与一第二端连接至该第三晶体管的该第二端；
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