CN102280137A - 记忆体单元及相关记忆体装置 - Google Patents

Abstract

本发明是有关于一种记忆体单元，其包括一对子单元。每一子单元包括一存取晶体管、一储存晶体管以及一隔离晶体管，其依序借由连接源极/漏极而串联耦接在一起。隔离晶体管是共享使用于一邻近记忆体单元的子单元，且是一直关闭的，其中储存晶体管是一直导通的。字符线(wordline)耦接至每一子单元的存取晶体管的栅极，而互补位线(complementary bitlines)分别耦接至该对子单元的存取晶体管的源极/漏极，因此借由存取晶体管，可于相应的位线与储存晶体管之间存取数据位。

Description

记忆体单元及相关记忆体装置

技术领域

本发明涉及一种半导体记忆体，特别是涉及一种3T2C(3-transistor-2-capacitor)动态随机存取记忆体(dynamic randomaccess memory)单元。 

背景技术

半导体记忆体是最常使用的数据储存媒体之一，例如动态随机存取记忆体(dynamic random access memory，DRAM)以及静态随机存取记忆体(static random access memory，SRAM)。半导体记忆体可单独制成一集成电路，或是与其它组件整合后制成系统芯片(system on chip，SOC)。 

在目前的系统芯片应用中，记忆体占了整个芯片的绝大部分面积，例如60％至70％。因此，记忆体的型态及技术的选择会对整个芯片的效能及成本形成重要的影响。 

一些系统芯片是使用动态随机存取记忆体技术来做为数据储存媒体。图1A显示传统动态随机存取记忆体单元的示意图，其包括一储存电容Cs以及一存取晶体管Ta。由于架构简单，故动态随机存取记忆体的密度通常比静态随机存取记忆体来得高。然而，传统动态随机存取记忆体需要使用特定的工艺技术，才能在微小硅芯片上形成大电容量的储存电容Cs。再者，该特定工艺技术并不兼容于系统芯片的工艺，因而增加了整个的制造成本。 

其它系统芯片则使用静态随机存取记忆体技术来做为数据储存媒体。图1B显示传统静态随机存取记忆体单元的示意图，其包括两个交叉耦合(cross-coupled)的反相器10以及两个存取晶体管Tb、Tc。不同于动态随机存取记忆体的是，静态随机存取记忆体的工艺可兼容于系统芯片的工艺，但其密度则比动态随机存取记忆体低。再者，如图1B所示，由于交叉耦合的反相器10是直接耦接于电源Vdd和地之间，使得静态随机存取记忆体容易受电源的噪声的干扰。 

因此急需提出一种新颖的记忆体架构，其能使用标准的互补金属氧化物半导体(complementary-metal-oxide-semiconductor，CMOS)工艺以降低制造成本，且兼具较高密度的特性。 

由此可见，上述现有的系统芯片在结构与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决上述存在的问题，相关厂商莫 不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品又没有适切的结构能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新型结构的记忆体单元及相关记忆体装置，实属当前重要研发课题之一，亦成为当前业界极需改进的目标。 

有鉴于上述现有的系统芯片存在的缺陷，本发明人基于从事此类产品设计制造多年丰富的实务经验及专业知识，积极加以研究创新，以期创设一种新型结构的记忆体单元及相关记忆体装置，能够改进一般现有的系统芯片，使其更具有实用性。经过不断的研究、设计，并经过反复试作样品及改进后，终于创设出确具实用价值的本发明。 

发明内容

本发明的主要目的在于，克服现有的系统芯片存在的缺陷，而提供一种新型结构的记忆体单元及相关记忆体装置，所要解决的技术问题是使其可适用于系统芯片工艺，且较不受电源噪声的干扰。 

本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的.一种记忆体单元，其中包含：一对子单元，每一该子单元包括一存取晶体管、一储存晶体管以及一隔离晶体管，其依序借由连接源极/漏极而串联耦接在一起，其中，该隔离晶体管是共享使用于一邻近记忆体单元的该子单元，且该隔离晶体管是一直关闭的，且该储存晶体管是一直导通的；一字符线，耦接至每一该子单元的存取晶体管的一栅极；及二互补的位线，其分别耦接至该对子单元的存取晶体管的源极/漏极，因此借由该存取晶体管，可于相应的该位线与该储存晶体管之间存取数据位。 

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。 

前述的记忆体单元，其中未与该些储存晶体管连接的该些存取晶体管的源极/漏极是分别耦接至该些互补位线。 

前述的记忆体单元，其中该存取晶体管、该储存晶体管以及该隔离晶体管是为N型金属氧化物半导体晶体管。 

前述的记忆体单元，其中所述的记忆体单元，其中该存取晶体管、该储存晶体管以及该隔离晶体管是为P型金属氧化物半导体晶体管。 

前述的记忆体单元，其中该储存晶体管的栅极是耦接至一接地端。 

前述的记忆体单元，其中该隔离晶体管的栅极是耦接至一电源。 

前述的记忆体单元，其中互补数据位元是分别储存于该对子单元的该些储存晶体管中。 

前述的记忆体单元，其中未与该些储存晶体管连接的该些隔离晶体管的源极/漏极是分别耦接于该邻近记忆体单元的该些子单元的该些储存晶体管。 

本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种记忆体装置，其包含：复数个记忆体单元，每一该记忆体单元包括：一对子单元，每一该子单元包括一存取晶体管、一储存晶体管以及一隔离晶体管，其依序借由连接源极/漏极而串联耦接在一起，其中，该隔离晶体管是共享使用于一邻近记忆体单元的该子单元，且该隔离晶体管是一直关闭的，且该储存晶体管是一直导通的；一字符线，耦接至每一该子单元的该存取晶体管的栅极；二互补的位线，其分别耦接至该对子单元的存取晶体管的源极/漏极，因此借由该存取晶体管，可于相应的该位线与该储存晶体管之间存取数据位；一预充电路，耦接于该些互补位线之间，当该预充电路被启动时，用以对该些互补位线预先充电至一电压准位；及一感测放大器，耦接于该些互补位线之间，当该感测放大器被启动时，用以分别驱动该些互补位线至一电源及一接地端的准位。 

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。 

前述的记忆体单元，其中该存取晶体管、该储存晶体管以及该隔离晶体管是为N型金属氧化物半导体晶体管。 

前述的记忆体单元，其中该存取晶体管、该储存晶体管以及该隔离晶体管是为P型金属氧化物半导体晶体管。 

前述的记忆体单元，其中该储存晶体管的栅极是耦接至该接地端。 

前述的记忆体单元，其中该隔离晶体管的栅极是耦接至一电源。 

前述的记忆体单元，其中互补数据位是分别储存于该对子单元的该些储存晶体管中。 

前述的记忆体单元，其中未与该些储存晶体管连接的该些存取晶体管的源极/漏极是分别耦接于该些互补位线。 

前述的记忆体单元，其中未与该些储存晶体管连接的该些隔离晶体管的源极/漏极是分别耦接于该邻近记忆体单元的该些子单元的该些储存晶体管。 

本发明与现有技术相比具有明显的优点和有益效果。由以上可知，为达到上述目的，本发明实施例之一，记忆体单元包括一对子单元，每一子单元包括一存取晶体管、一储存晶体管以及一隔离晶体管，其依序借由连接源极/漏极而串联耦接在一起。隔离晶体管是共享使用于一邻近记忆体单元的子单元，且是一直关闭的。而储存晶体管则是一直导通的。字符线(wordline)耦接至每一子单元的存取晶体管的栅极，而互补位线(complementary bit lines)则分别耦接至该对子单元的存取晶体管的源极/漏极，因此借由存取晶体管，可于相应的位线与储存晶体管之间存取数据位。 

根据本发明另一实施例，记忆体装置包括多个如上所述的记忆体单元。 每一记忆体单元更包括一预充电路以及一感测放大器。当预充电路被启动时，可对互补位线预先充电至一电压准位。当感测放大器被启动时，可分别驱动互补位线至电源及接地端的准位。 

借由上述技术方案，本发明记忆体单元及相关记忆体装置至少具有下列优点及有益效果： 

本实施例采用差动架构，且避免传统动态随机存取记忆体所使用的电容，因而利于记忆体和系统的整合，例如和系统芯片的整合。此外，本实施例的记忆体单元的架构(图2)较传统静态随机存取记忆体单元(图1B)来得简单。而且，本实施例的储存晶体管Mc、Md未直接与电源Vdd和接地端GND耦接，因此较传统静态随机存取记忆体单元(图1B)更可避免电源噪声的影响。 

上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其它目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。 

附图说明

图1A显示传统动态随机存取记忆体单元的示意图。 

图1B显示传统静态随机存取记忆体单元的示意图。 

图2显示本发明实施例的动态随机存取记忆体的记忆体单元的电路图。 

图3A、图3B显示本发明实施例的记忆体装置，其包含图2的记忆体单元以及预充电路、感测放大器。 

图3C例示图3A、图3B的记忆体装置的相关波形。 

10：反相器 

20：记忆体单元 

200A：第一子单元                200B：第二子单元 

30：预充电路                    32：感测放大器 

320：反相器                     Vdd：电源 

GND：接地端                     Cs：储存电容 

Ta：存取晶体管                  Tb、Tc：存取晶体管 

Ma、Mb：存取晶体管              Mc、Md：储存晶体管 

Me、Mf：隔离晶体管              WL：字符线 

BL、BL_b：(互补)位线            P1、P2、P3：预充晶体管 

Pre：预充信号                   S1：第一感测晶体管 

S2：第二感测晶体管              Sa：第一感测信号 

Sab：第二感测信号               t1、t2、t3、t4：时间 

具体实施方式

为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的记忆体单元及相关记忆体装置，其具体实施方式、结构、特征及其功效，详细说明如后。 

图2显示本发明实施例的动态随机存取记忆体(DRAM)的记忆体单元20的电路图。在本实施例中，每一记忆体单元20是使用差动(differential)架构以储存互补(complementary)数据位。具体来说，记忆体单元20包括一对子单元200A、200B。第一子单元200A包括一存取晶体管Ma、一储存晶体管Mc以及一隔离晶体管Me。同样地，第二子单元200B也包括一存取晶体管Mb、一储存晶体管Md以及一隔离晶体管Mf。虽然本实施例使用P型金属氧化物半导体(P-type metal-oxide-semiconductor，PMOS)晶体管，但也可使用N型金属氧化物半导体(N-type MOS)晶体管，或上述两者的组合，故不以揭露者为限。值得注意的是，隔离晶体管Me、Mf是分别共享给邻近记忆体单元的子单元。换句话说，第一子单元200A实际上只包括半个隔离晶体管Me，而第二子单元200B只包括半个隔离晶体管Mf。因此，每一记忆体单元20共包括两个存取晶体管、两个作为电容器的储存晶体管以及一个隔离晶体管。因此本实施例的记忆体单元20可称为3T2C记忆体单元或5T记忆体单元。 

上述的子单元，例如第一子单元200A，其存取晶体管Ma、储存晶体管Mc以及隔离晶体管Me是依序借由(直接或间接)连接源极/漏极而串联耦接在一起。值得注意的是，对称的金属氧化物半导体晶体管的源极和漏极是可互换的，因此本说明书和图式中并未特别描述或标示出晶体管的源极和漏极，而是使用″源极/漏极″来代表源极或者漏极。此外，本发明中所述的″耦接″或″连接″是表示两组件直接用线电性相连或通过至少一中介组件而间接相连。 

在本实施例中，存取晶体管Ma、Mb的栅极是耦接至字符线(wordline)WL。未与储存晶体管Mc、Md连接的存取晶体管Ma、Mb的源极/漏极是分别耦接至互补位线(complementary bit line)BL、BL_b。因此，借由存取晶体管Ma/Mb，可于位线BL/BL_b和相应储存晶体管Mc/Md之间进行电荷的存取。储存晶体管Mc/Md的栅极是耦接至接地端GND，隔离晶体管Me/Mf的栅极是耦接至电源Vdd。未与储存晶体管Mc、Md连接的隔离晶体管Me、Mf的源极/漏极是分别耦接至邻近记忆体单元的子单元的储存晶体管。 

根据上述架构，由于储存晶体管Mc、Md是一直导通的，因此在半导体氧化物界面(semiconductor-oxide interface)会形成一反向层(inversion layer)，因而产生电子。一般来说，是产生相反于多数载子(majoritycarrier)的载子。本实施例的反向层可用以储存数据位。储存晶体管Mc、Md的电容量是根据它的寄生电容而决定的。根据本实施例所采用的差动架构，如果储存数据位0于一储存晶体管，例如晶体管Mc，则数据位一即储存于另一储存晶体管，例如晶体管Md。此外，由于隔离晶体管Me、Mf是一直关闭的，因此所储存的数据会与邻近记忆体单元隔离。 

图3A、图3B显示本发明实施例的记忆体装置，其包含图2的记忆体单元20以及预充电路30、感测放大器32。在本实施例中，预充电路30包括三个预充晶体管P1、P2、P3，其中的预充晶体管P1、P2互相串联且耦接于互补位线BL、BL_b之间。预充晶体管P1、P2之间互相连接的源极/漏极是耦接至电源Vdd(或一电压准位)。预充晶体管P3的源极和漏极是分别耦接至互补位线BL、BL_b。三个预充晶体管P1、P2、P3的栅极是耦接至一预充信号pre。虽然本实施例使用P型金属氧化物半导体晶体管，但也可使用N型金属氧化物半导体(N-type MOS)晶体管，或上述两者的组合。本发明所揭露的预充电路30的设计还可使用传统的预充电路来取代，也包含根据习知技艺可轻易思及而修改者，故不以揭露为限。 

在本实施例中，感测放大器32包括两个交叉耦合(cross-coupled)的反相器320、第一感测晶体管S1(例如N型金属氧化物半导体)以及第二感测晶体管S2(例如P型金属氧化物半导体晶体管)。其中，第二感测晶体管S2、两交叉耦合的反相器320以及第一感测晶体管S1是依序串联耦接于电源Vdd以及接地端GND之间。第一感测晶体管S1的栅极会被第一感测信号sa驱动，而第二感测晶体管S2的栅极会被第二感测信号sab驱动。两交叉耦合的反相器320的输入端是分别耦接至互补位线BL、BL_b。所述反相器320的设计还可使用传统的感测放大器来取代，亦包含根据习知技艺可轻易思及而修改，故不以揭露者为限。 

图3C显示图3A、图3B的记忆体装置的读取操作相关波形示意图。当预充信号pre于时间t1被拉至主动低准位时，使得预充电路30导通。因此，互补位线BL、BL_b被预先充电至电源Vdd的电压准位。接着，于时间t2时，借由将预充信号pre拉回被动高准位，因而关闭预充电路30，且将被选到的字符线WL拉至主动低准位。所储存的电荷会分享于所选到的子单元(例如，第一子单元200A)及其相应的位线(例如，位线BL)之间。于是，位于位线BL、BL_b上的电压准位会稍微改变，且在互补位线BL、BL_b之间会有电压摆动(voltage swing)的现象发生。之后，于时间t3时，将第一感测信号sa拉至主动高准位以导通感测放大器32，因而对电压正在向下摆动(down-swing)的位线(例如BL)进行放电，使其更趋近低准位，如图3C所示。接下来，于时间t4时，将第二感测信号sab拉至主动低准位，因 而对电压正在向上摆动(up-swing)的位线(例如BL_b)进行充电，使其更趋近高准位。于感测放大期间，为了让互补位线BL、BL_b形成充分摆动(full swing)，意即使其分别趋近接地端GND与电源Vdd的准位，两交叉耦合的反相器320会加强彼此的讯号而形成一闩锁(latch)。 

当图3A、图3B的记忆体装置进行写入操作时，借由写入数据来分别驱动互补位线BL、BL_b至电源Vdd和接地端GND。于一实施例中，于进行写入时，不需启动预充电路30和感测放大器32。在另一实施例中，于进行写入时，可根据前述及图3C所示操作以启动预充电路30和感测放大器32。对于后者实施例，被选到的同一位线(其具有相同字符线WL)可于同一时间使用相同程序以进行写入和读取操作。藉此，于写入操作时，可对写入记忆体单元之外的记忆体单元进行重新读取(re-read)，使得衰减的储存电荷得以被更新(refresh)。 

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。 

Claims (16)

1.一种记忆体单元，其特征在于包含：

一对子单元，每一该子单元包括一存取晶体管、一储存晶体管以及一隔离晶体管，其依序借由连接源极/漏极而串联耦接在一起，其中，该隔离晶体管是共享使用于一邻近记忆体单元的该子单元，且该隔离晶体管是一直关闭的，且该储存晶体管是一直导通的；

一字符线，耦接至每一该子单元的存取晶体管的一栅极；及

二互补的位线，其分别耦接至该对子单元的存取晶体管的源极/漏极，因此借由该存取晶体管，可于相应的该位线与该储存晶体管之间存取数据位。

2.如权利要求1所述的记忆体单元，其特征在于未与该些储存晶体管连接的该些存取晶体管的源极/漏极是分别耦接至该些互补位线。

3.如权利要求1所述的记忆体单元，其特征在于该存取晶体管、该储存晶体管以及该隔离晶体管是为N型金属氧化物半导体晶体管。

4.如权利要求1所述的记忆体单元，其特征在于所述的记忆体单元，其中该存取晶体管、该储存晶体管以及该隔离晶体管是为P型金属氧化物半导体晶体管。

5.如权利要求4所述的记忆体单元，其特征在于该储存晶体管的栅极是耦接至一接地端。

6.如权利要求4所述的记忆体单元，其特征在于该隔离晶体管的栅极是耦接至一电源。

7.如权利要求1所述的记忆体单元，其特征在于互补数据位元是分别储存于该对子单元的该些储存晶体管中。

8.如权利要求1所述的记忆体单元，其特征在于未与该些储存晶体管连接的该些隔离晶体管的源极/漏极是分别耦接于该邻近记忆体单元的该些子单元的该些储存晶体管。

9.一种记忆体装置，其特征在于包含：

复数个记忆体单元，每一该记忆体单元包括：

一对子单元，每一该子单元包括一存取晶体管、一储存晶体管以及一隔离晶体管，其依序借由连接源极/漏极而串联耦接在一起，其中，该隔离晶体管是共享使用于一邻近记忆体单元的该子单元，且该隔离晶体管是一直关闭的，且该储存晶体管是一直导通的；

一字符线，耦接至每一该子单元的该存取晶体管的栅极；

二互补的位线，其分别耦接至该对子单元的存取晶体管的源极/漏极，因此借由该存取晶体管，可于相应的该位线与该储存晶体管之间存取数据位；

一预充电路，耦接于该些互补位线之间，当该预充电路被启动时，用以对该些互补位线预先充电至一电压准位；及

一感测放大器，耦接于该些互补位线之间，当该感测放大器被启动时，用以分别驱动该些互补位线至一电源及一接地端的准位。

10.如权利要求9所述的记忆体单元，其特征在于该存取晶体管、该储存晶体管以及该隔离晶体管是为N型金属氧化物半导体晶体管。

11.如权利要求9所述的记忆体单元，其特征在于该存取晶体管、该储存晶体管以及该隔离晶体管是为P型金属氧化物半导体晶体管。

12.如权利要求11所述的记忆体单元，其特征在于该储存晶体管的栅极是耦接至该接地端。

13.如权利要求11所述的记忆体单元，其特征在于该隔离晶体管的栅极是耦接至一电源。

14.如权利要求9所述的记忆体单元，其特征在于互补数据位是分别储存于该对子单元的该些储存晶体管中。

15.如权利要求9所述的记忆体单元，其特征在于未与该些储存晶体管连接的该些存取晶体管的源极/漏极是分别耦接于该些互补位线。

16.如权利要求9所述的记忆体单元，其特征在于未与该些储存晶体管连接的该些隔离晶体管的源极/漏极是分别耦接于该邻近记忆体单元的该些子单元的该些储存晶体管。

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