CN102270622A - 裸片尺寸半导体元件封装及其制造方法 - Google Patents

裸片尺寸半导体元件封装及其制造方法 Download PDF

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Abstract

一种裸片尺寸半导体元件封装及其制造方法，该裸片尺寸半导体元件封装包含一裸片、一具有一通孔的绝缘基板、一第一金属层、一第二金属层及一绝缘层。该第一金属层设于该绝缘基板的第一表面及该通孔的第一开口上。该绝缘层覆盖于该绝缘基板的第二表面及环设该通孔的第二开口。该第二金属设于该绝缘层及该第二开口上。该裸片设于该通孔内，并包括一第一电极及一第二电极。该第一电极电性连接至该第一金属层，又该第二电极电性连接至该第二金属层。本发明不仅可以解省材料成本，并可以简化工艺而提升良率及制造成本的竞争力。

Description

裸片尺寸半导体元件封装及其制造方法
技术领域
本发明涉及一种裸片尺寸半导体元件封装及其制造方法，特别涉及一种封装体接近裸片(die)尺寸的半导体元件封装及其制造方法。
背景技术
半导体元件封装一般将裸片分别封装于一塑胶材料或陶瓷材料中，此通常称为第一级封装。封装一般需要载体支撑与保护裸片并增加散热，且提供一系统作为裸片的电力与信号的输入或输出。
封装技术先进与否的重要指标是芯片面积与封装面积的比越接近1越好。以下为几种常见的芯片封装技术：(1)内存芯片最初封装是采用双列直插封装，即DIP(Dual ln-line Package)，而DIP封装尺寸远比芯片大不少，封装效率很低，占用很多有效安装面积；(2)薄型小尺寸封装(Thin Small OutlinePackage；TSOP)技术，它在封装芯片的周围做出引脚，TSOP适用于表面黏着技术在PCB上安装布线，适合高频应用，操作比较方便，可靠性也较高；(3)球栅闸列封装(Ball Grid Array Package；BGA)，其于笔记本电脑的内存等大规模集成电路的封装上应用最广泛。BGA封装技术，虽功耗增加，但可以改善芯片的电热性能可靠性高，此外优点还包含在I/O引脚数增多时，引脚间距不变，可提高产品良率，且其内存厚度与重量减少，信号传输延迟小，使用频率大大提高；(4)裸片尺寸封装技术(Chip Scale Package；CSP)，可以使芯片面积与封装面积之比低于1∶1.5，与BGA封装相比，同等空间下CSP封装内存产品体积更小、容量更大、和散热效果更佳，CSP的电气性能和可靠性提升很大，系统稳定性更强，成为众多产品如DRAM，最佳的内存封装技术。
图1为公知半导体元件封装的剖面示意图。半导体元件封装10包含一基板11、一裸片12、多个金属导线13及封装胶体14。该裸片12通过黏胶15固定于该基板11表面，又通过所述多个金属导线13分别电性连接至该基板11上多个焊垫112。该基板11的绝缘层111中有多个导通柱114，因此所述多个焊垫112可通过所述多个导通柱114与基板11底部的多个接垫113电性连接。又所述多个接垫113可以与锡球(图未示)结合，如此可以形成BGA封装件。为能保护该裸片12及所述多个金属导线13不受损坏，该封装胶体14将该裸片12及所述多个金属导线13包覆以隔绝环境的影响。
上述公知半导体元件封装不但需要黏晶(die bonding)、焊线(wire bonding)及封胶(molding)等繁复工艺才能完成，另外还需要使用导线架或电路板的基板才能承载裸片，因此造成封装成本无法有效降低，实需要进一步改善上述公知半导体元件的封装技术。
发明内容
为了解决现有技术存在的上述问题，本发明提供一种工艺简单的裸片尺寸半导体元件封装及其制造方法，采用具有一通孔的绝缘基板为载具，并将裸片埋设于该通孔内且与该绝缘基板上电路层直接结合。
综上所述，本发明揭示一种裸片尺寸半导体元件封装包含一裸片、一具有一通孔的绝缘基板、一第一金属层、一第二金属层及一绝缘层。该第一金属层设于该绝缘基板的第一表面及该通孔的第一开口上。该绝缘层覆盖于该绝缘基板的第二表面及环设该通孔的第二开口。该第二金属设于该绝缘层及该第二开口上。该裸片设于该通孔内，并包括一第一电极及一第二电极。该第一电极电性连接至该第一金属层，又该第二电极电性连接至该第二金属层。
本发明的一范例另包含至少两导电部及至少两端电极，该两导电部及该两端电极依序叠置于该绝缘基板的相对两侧边，并各自与该第一金属层及该第二金属层电性连接。
本发明另揭示一种裸片尺寸半导体元件封装的制造方法，包含步骤如下：提供一具有一通孔的绝缘基板及一具有一第一电极及一第二电极的裸片；于该绝缘基板的第一表面及该通孔的第一开口上形成一第一金属层；将该裸片置于该通孔内，并电性连接该第一电极至该第一金属层；覆盖一绝缘层于该绝缘基板的第二表面；以及于该绝缘层及该第二开口上形成一第二金属，并电性连接该第二电极至该第二金属层。
本发明的一范例于该绝缘基板的相对两侧边依序及分别形成一导电部及一端电极，其中位于该两侧边的该两端电极分别与该第一金属层及该第二金属层电性连接。
本发明不仅可以解省材料成本，并可以简化工艺而提升良率及制造成本的竞争力。
上文已经概略地叙述本发明的技术特征及优点，使下文的本发明详细描述得以获得较佳了解。构成本发明的权利要求标的的其它技术特征及优点将描述于下文。本发明所属技术领域中普通技术人员应可了解，下文揭示的概念与特定实施例可作为基础而相当轻易地予以修改或设计其它结构或工艺而实现与本发明相同的目的。本发明所属技术领域中普通技术人员也应可了解，这类等效的建构并无法脱离所附的权利要求所提出的本发明的精神和范围。
附图说明
图1为公知半导体元件封装的剖面示意图；
图2为本发明一实施例的裸片尺寸半导体元件封装的剖面示意图；以及
图3A-3E为本发明一实施例的裸片尺寸半导体元件封装的制造流程示意图。
上述附图中的附图标记说明如下：
10半导体元件封装
11基板
12裸片
13金属导线
14封装胶体
15黏胶
111绝缘层
112焊垫
113接垫
114导通柱
20裸片尺寸半导体元件封装
21绝缘基板
22裸片
23第一金属层
24第二金属层
25绝缘层
25′绝缘层
26导电部
27端电极
211通孔
2111第一开口
2112第二开口
212第一表面
213第二表面
221第一电极
222第二电极
具体实施方式
图2为本发明一实施例的裸片尺寸半导体元件封装的剖面示意图。一裸片尺寸半导体元件封装20包含一裸片22、一具有一通孔211的绝缘基板21、一第一金属层23、一第二金属层24及一绝缘层25。该第一金属层23设于该绝缘基板21的第一表面212及该通孔211的第一开口2111上。该绝缘层25覆盖于该绝缘基板21的第二表面213及环设该通孔211的第二开口2112。该第二金属24设于该绝缘层25及该第二开口2112上。该裸片22设于该通孔211内，并包括一第一电极221及一第二电极222。该第一电极221电性连接至该第一金属层23，又该第二电极222电性连接至该第二金属层24。
为能应用于表面黏着工艺中，该裸片尺寸半导体元件封装20另包含至少两导电部26及至少两端电极27，该两导电部26及该两端电极27依序叠置于该绝缘基板21的相对两侧边，并各自与该第一金属层23及该第二金属层24电性连接。
该第一电极221、该第一金属层23、该左侧导电部26及该左侧端电极27形成一电传导路径，又第二电极222、该第二金属层24、该右侧导电部26及该右侧端电极27形成另一电传导路径。该左侧端电极27及该右侧端电极27通过焊接而能和另一电路板(图未示)电性连接，如此该裸片尺寸半导体元件封装20内该裸片22就与该外部的电路板相互传递电气信号。
该绝缘基板21的材料可为FR-4基板、氧化铝陶瓷(Al2O3)、氮化铝(AlN)、玻璃(Glass)或石英(Quartz)。该第一金属层23及该第二金属层24的材料可为银(Ag)、钯(Pd)、铝(Al)、铬(Cr)、镍(Ni)、钛(Ti)、金(Au)、铜(Cu)或铂(Pt)。该绝缘层25的该材料可为聚酰亚胺(polyimide)、环氧树脂(epoxy resin)、苯并环丁烯树脂(BCB)或其它适合的高分子聚合物(polymer)。
图3A-3E为本发明一实施例的裸片尺寸半导体元件封装的制造流程示意图。如图3A所示，提供一具有一通孔211的绝缘基板21，且该绝缘基板21的第一表面212及该通孔211的第一开口2111上形成一第一金属层23。将一裸片22由该通孔211的第二开口2112置于该通孔22内，又该裸片22具有一第一电极221及一第二电极222，该第一电极221电性连接至该第一金属层23，如图3B所示。可以将导电胶(图未示)先由该通孔211的第二开口2112涂布于该第一金属层23表面，例如：银胶，然后该裸片22的第一电极221通过该导电胶与该第一金属层23结合，并电性相互连接。
如图3C所示，覆盖一绝缘层25′于该绝缘基板21的第二表面213及该通孔211的第二开口2112，然后去除该绝缘层25′的上表层部分，直到该第二电极222露出。去除该绝缘层25′的工艺步骤可以采用研磨(Lapping)、干式蚀刻(Dry Etching)或湿式蚀刻(Wet Etching)，目的是为将该第二电极222自该绝缘层25′显露出来。该绝缘层25′也可填充于该通孔211内。
如图3D所示，于该被薄化的绝缘层25及该第二开口2112上形成一第二金属24，并电性连接该第二电极222至该第二金属层24。再于该绝缘基板的相对两侧边形成一导电部26，例如：沾银或沾铜，如图3E所示。并在该导电部26上形成一端电极27，例如：电镀镍与锡以形成镍锡合金层。
本发明的技术内容及技术特点已揭示如上，然而本领域普通技术人员仍可能基于本发明的教示及揭示而作种种不背离本发明精神的替换及修饰。因此，本发明的保护范围应不限于实施例所揭示，而应包括各种不背离本发明的替换及修饰，并为所附的权利要求所涵盖。

Claims (24)

1.一种裸片尺寸半导体元件封装，包含：
一绝缘基板，包括一第一表面、一第二表面及贯穿该第一表面及该第二表面的一通孔，又该通孔具有一第一开口及一第二开口；
一第一金属层，设于该绝缘基板的该第一表面及该通孔的该第一开口上；
一裸片，包括一第一电极及一第二电极，设于该通孔内，该第一电极电性连接至该第一金属层；
一绝缘层，覆盖于该绝缘基板的该第二表面及环设该通孔的该第二开口上；以及
一第二金属层，设于该绝缘层及该第二开口上，且电性连接至该第二电极。
2.根据权利要求1所述的裸片尺寸半导体元件封装，其另包含至少两导电部及至少两端电极，该两导电部及该两端电极依序叠置于该绝缘基板的相对两侧边，并各自与该第一金属层及该第二金属层电性连接。
3.根据权利要求1所述的裸片尺寸半导体元件封装，其另包含设于该第一电极及该第一金属层中间的一导电胶。
4.根据权利要求3所述的裸片尺寸半导体元件封装，其中该导电胶为银胶。
5.根据权利要求1所述的裸片尺寸半导体元件封装，其中该绝缘基板的材料为FR-4基板、氧化铝陶瓷、氮化铝、玻璃或石英。
6.根据权利要求1所述的裸片尺寸半导体元件封装，其中该第一金属层的材料为银、钯、铝、铬、镍、钛、金、铜或铂。
7.根据权利要求1所述的裸片尺寸半导体元件封装，其中该第二金属层的材料为银、钯、铝、铬、镍、钛、金、铜或铂。
8.根据权利要求1所述的裸片尺寸半导体元件封装，其中该绝缘层的该材料可为聚酰亚胺、环氧树脂、苯并环丁烯树脂或高分子聚合物。
9.根据权利要求1所述的裸片尺寸半导体元件封装，其中该绝缘层填充于该通孔内。
10.根据权利要求2所述的裸片尺寸半导体元件封装，其中该导电部的材料为银或铜。
11.根据权利要求2所述的裸片尺寸半导体元件封装，其中该端电极的材料为镍锡合金。
12.一种裸片尺寸半导体元件封装的制造方法，包含步骤如下：
提供一具有一通孔的绝缘基板及一具有一第一电极及一第二电极的裸片，其中该绝缘基板包括一第一表面及一第二表面，又该通孔具有一第一开口及一第二开口；
于该绝缘基板的第一表面及该通孔的第一开口上形成一第一金属层；
将该裸片置于该通孔内，并电性连接该第一电极至该第一金属层；
覆盖一绝缘层于该绝缘基板的第二表面；以及
于该绝缘层及该第二开口上形成一第二金属，其中该第二金属电性连接至该第二电极。
13.根据权利要求12所述的裸片尺寸半导体元件封装的制造方法，其另包含去除该绝缘层的上表层部分以露出该第二电极的步骤。
14.根据权利要求13所述的裸片尺寸半导体元件封装的制造方法，其中去除该绝缘层采用研磨、干式蚀刻或湿式蚀刻的步骤。
15.根据权利要求12所述的裸片尺寸半导体元件封装的制造方法，其另包含于该绝缘基板的相对两侧边依序及分别形成一导电部及一端电极的步骤，其中位于该两侧边的该两端电极分别与该第一金属层及该第二金属层电性连接。
16.根据权利要求15所述的裸片尺寸半导体元件封装的制造方法，其中该导电部以沾银或沾铜的步骤形成。
17.根据权利要求15所述的裸片尺寸半导体元件封装的制造方法，其中该端电极以电镀镍与锡的步骤形成。
18.根据权利要求12所述的裸片尺寸半导体元件封装的制造方法，其另包含于该第一金属层上涂布一导电胶以结合该第一电极的步骤。
19.根据权利要求18所述的裸片尺寸半导体元件封装的制造方法，其中该导电胶为银胶。
20.根据权利要求12所述的裸片尺寸半导体元件封装的制造方法，其中该绝缘基板的材料为FR-4基板、氧化铝陶瓷、氮化铝、玻璃或石英。
21.根据权利要求12所述的裸片尺寸半导体元件封装的制造方法，其中该第一金属层的材料为银、钯、铝、铬、镍、钛、金、铜或铂。
22.根据权利要求12所述的裸片尺寸半导体元件封装的制造方法，其中该第二金属层的材料为银、钯、铝、铬、镍、钛、金、铜或铂。
23.根据权利要求16所述的裸片尺寸半导体元件封装的制造方法，其中该绝缘层的该材料可为聚酰亚胺、环氧树脂、苯并环丁烯树脂或高分子聚合物。
24.根据权利要求12所述的裸片尺寸半导体元件封装的制造方法，其中该绝缘层填充于该通孔内。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104465636A (zh) * 2014-11-12 2015-03-25 谢颃星 一种新型半导体封装体
CN105762082A (zh) * 2014-12-19 2016-07-13 深南电路有限公司 一种封装基板的制作方法及封装基板
TWI686107B (zh) * 2018-06-15 2020-02-21 佳邦科技股份有限公司 封裝元件及其製作方法
TWI692995B (zh) * 2018-01-19 2020-05-01 銓威技研股份有限公司 印刷電路板基板及其製法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1886026A (zh) * 2005-06-22 2006-12-27 三星电机株式会社 具有埋入式电子元件的印刷电路板
US20070190686A1 (en) * 2006-02-13 2007-08-16 Advanced Semiconductor Engineering, Inc. Method of fabricating substrate with embedded component therein
US20080197478A1 (en) * 2007-02-21 2008-08-21 Wen-Kun Yang Semiconductor device package with die receiving through-hole and connecting through-hole and method of the same
US20080202799A1 (en) * 2007-02-26 2008-08-28 Bhret Graydon Embedding an electronic component between surfaces of a printed circuit board
US20090309202A1 (en) * 2008-06-13 2009-12-17 Phoenix Precision Technology Corporation Package substrate having embedded semiconductor chip and fabrication method thereof

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1886026A (zh) * 2005-06-22 2006-12-27 三星电机株式会社 具有埋入式电子元件的印刷电路板
US20070190686A1 (en) * 2006-02-13 2007-08-16 Advanced Semiconductor Engineering, Inc. Method of fabricating substrate with embedded component therein
US20080197478A1 (en) * 2007-02-21 2008-08-21 Wen-Kun Yang Semiconductor device package with die receiving through-hole and connecting through-hole and method of the same
US20080202799A1 (en) * 2007-02-26 2008-08-28 Bhret Graydon Embedding an electronic component between surfaces of a printed circuit board
US20090309202A1 (en) * 2008-06-13 2009-12-17 Phoenix Precision Technology Corporation Package substrate having embedded semiconductor chip and fabrication method thereof

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104465636A (zh) * 2014-11-12 2015-03-25 谢颃星 一种新型半导体封装体
CN105762082A (zh) * 2014-12-19 2016-07-13 深南电路有限公司 一种封装基板的制作方法及封装基板
CN105762082B (zh) * 2014-12-19 2018-10-23 深南电路有限公司 一种封装基板的制作方法及封装基板
TWI692995B (zh) * 2018-01-19 2020-05-01 銓威技研股份有限公司 印刷電路板基板及其製法
TWI686107B (zh) * 2018-06-15 2020-02-21 佳邦科技股份有限公司 封裝元件及其製作方法

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