CN102266854B - 异物排斥控制系统及其控制方法 - Google Patents

Abstract

本发明提供一种基于FPGA的异物排斥控制系统及其控制方法，所述控制系统包括：异物检测信号发出装置、FPGA芯片和排斥装置；所述FPGA芯片包括：信号接收单元，用于接收所述异物检测信号发出装置发出的异物排斥信号；计时单元，用于在所述信号接收单元接收到任一异物排斥信号后，针对任一个所述异物排斥信号开始延迟计时并设立延迟时间T1；信号触发单元，在所述计时单元针对任一个所述异物排斥信号的延时时间T1计时结束后产生异物排斥控制信号至所述排斥装置以进行排斥作业，得以将检测为具有异物的产品排斥出生产线。相较于现有技术，上述异物排斥技术具有延时计时精确、实时性的优点，可以同时实现连续快速且精确地排斥，并可确保生产进度不受影响。

Description

异物排斥控制系统及其控制方法

技术领域

本发明涉及异物检测技术，特别涉及一种基于FPGA的异物排斥控制系统及其控制方法。

背景技术

为保证装箱出库的产品的质量，在产品装箱出库前必须要再进行一次检测，检查产品内是否混有异物。尤其对于食品产品(例如食品袋、食品盒子或食品罐头等)，装箱前的检测尤为重要。现有的检测异物的设备一般采用X射线检测装置检测，检测时，对通过输送带上连续输送来的被检查产品照射X射线，利用X射线受光部检测出X射线的透过状态，以此来判断在被检查产品中是否混入有异物。如果发现产品内含有异物，所述X射线检测装置会及时给出一个信号，所述信号输出给异物排斥装置的执行部件，由其将混有异物的所述产品排斥出。

在上述产品检测过程中，需要快速识别产品中可能含有的异物，更重要的是，要快速并精确地排除出任何含有异物的产品，并且不妨碍生产效率。用传统的工业电子计时器或者软件计时器(例如采用单片机、DSP或者PC电脑)进行计时，都存在计时不准确，或者无法短时间内连续精确计时排除异物罐头，会不可避免出现漏检(没有将含有异物的产品排斥出)或者错检(将不含有异物的产品排斥出)等错误，不仅影响生产进度，更会因不良产品的出库而造成公司声誉受损，这是我们所极力避免的。

发明内容

本发明的目的在于提供一种异物排斥控制系统及其控制方法，用于解决现有技术中由于计时不精确、无法连续计时等而导致异物排斥出现漏检或者错检等问题。

本发明提供一种基于FPGA的异物排斥控制系统，包括异物检测信号发出装置、FPGA芯片和排斥装置；所述FPGA芯片包括：信号接收单元，用于接收所述异物检测信号发出装置发出的异物排斥信号；计时单元，用于在所述信号接收单元接收到任一异物排斥信号后，针对任一个所述异物排斥信号开始延迟计时并设立延迟时间T1；信号触发单元，在所述计时单元针对任一个所述异物排斥信号的延时时间T1计时结束后产生异物排斥控制信号至所述排斥装置以进行排斥作业，得以将检测为具有异物的产品排斥出生产线。

可选地，所述FPGA芯片还包括缓冲单元，采用先入先出FIFO工作原理，用于针对分别计时的连续的多个异物排斥信号进行缓冲处理。

可选地，所述排斥装置具有排斥时间T2，在排斥时间T2计时结束后，所述排斥装置中的排斥部件即复位到初始位置。

可选地，所述异物排斥控制系统还包括数据处理芯片，用于在将异物排斥信号传送至所述FPGA芯片之前对所述异物排斥信号进行初级复位延时处理以及在将所述FPGA芯片的异物排斥控制信号传送至所述排斥装置之前对所述异物排斥控制信号进行数据处理。

可选地，所述计时单元具有针对多个异物排斥信号同时进行计时的功能。

本发明另提供一种应用于前述异物排斥控制系统的异物排斥控制方法，包括：由FPGA芯片接收由异物检测信号发出装置发出的异物排斥信号；针对接收到的任一个所述异物排斥信号开始延迟计时并设立延迟时间T1；在针对任一个所述异物排斥信号的延时时间T1计时结束后，产生异物排斥控制信号至所述排斥装置以进行排斥作业，得以将检测为具有异物的产品排斥出生产线。

可选地，所述FPGA芯片采用先入先出FIFO工作原理，用于针对分别计时的连续的多个异物排斥信号进行缓冲处理。

可选地，所述排斥装置具有排斥时间T2，在排斥时间T2计时结束后，所述排斥装置中的排斥部件即复位到初始位置。

可选地，所述异物排斥控制方法还包括：在将异物排斥信号传送至所述FPGA芯片之前对所述异物排斥信号进行初级复位延时处理以及在将所述FPGA芯片的异物排斥控制信号传送至所述排斥装置之前对所述异物排斥控制信号进行数据处理。

可选地，所述计时单元具有针对多个异物排斥信号同时进行计时的功能。

本发明提供一种基于FPGA的异物排斥控制系统及其控制方法，可以利用FPGA芯片对一个或多个异物排斥信号实现精确计时，特别是具有连续计时功能，从而快速且准确排除异物产品，并可确保生产进度不受影响。

附图说明

图1为本发明异物排斥控制系统的结构示意图；

图2为本发明中异物排斥信号延迟在一个实施例中的时序示意图；

图3为本发明中异物排斥信号延迟在另一个实施例中的时序示意图；

图4显示了本发明异物排斥控制方法的流程示意图。

具体实施方式

本发明的发明人发现：在现有产品异物检测技术中，采用传统的工业电子计时器或者软件计时器进行计时，存在计时不准确，或者无法短时间内连续精确计时排除异物产品，会不可避免出现漏检或者错检等错误，不仅影响生产进度，更会出现质量问题影响企业声誉。

因此，本发明的发明人对现有技术进行了改进，提出了一种基于FPGA的异物排斥控制系统及其控制方法，利用FPGA芯片可以根据异物排斥信号进行计时，从而实现精确计时(特别是连续计时)，得以准确排除各个异物产品，确保生产进度不受影响。

以下将通过具体实施例来对发明进行详细说明。

图1为本发明异物排斥控制系统的结构示意图。

如图1所示，所述异物排斥控制系统包括：异物检测信号发出装置10、数据处理芯片12、FPGA芯片14和排斥装置16。

异物检测信号发出装置10，用于在异物检测装置检测到异物产品时发出异物排斥信号。在实际应用中，现有的检测异物的设备可以采用例如为X射线检测装置检测，检测时，对通过输送带上连续输送来的被检产品照射X射线，利用X射线受光部检测出X射线的透过状态，以此来判断在被检查产品中是否混入有异物。如果发现产品内含有异物，所述X射线检测装置就会通过异物检测信号发出装置10发出异物排斥信号。在本实施例中，异物检测信号发出装置10实为具有人机对话功能的电脑终端(PC)，发出的异物排斥信号为持续很短时间的脉冲信号。

数据处理芯片(DSP)12，用于进行数据处理。在本实施例中，具体包括：在将异物排斥信号传送至所述FPGA芯片之前对所述异物排斥信号进行初级复位延时处理以及在将所述FPGA芯片的异物排斥控制信号传送至所述排斥装置之前对所述异物排斥控制信号进行数据处理。

FPGA芯片14，用于对数据处理芯片12中的异物排斥信号进行延时处理。

FPGA是新型的可编辑逻辑器件，能够将大量的逻辑功能集成于单个器件中。它所提供的门数从几百门到上百万门，符合系统芯片(System On Chip；SOC)的发展要求，具有高度集成、低功耗、硬件升级等优点，可以满足不同的需要。在本发明中，FPGA芯片具有严格控制时序的能力，因此延时处理上具有精确延时的优势。

具体地，FPGA芯片14更包括：信号接收单元140、计时单元142、缓冲单元144和信号触发单元146。

信号接收单元140，用于接收通过数据处理芯片12由异物检测信号发出装置10发出的异物排斥信号。

计时单元142，用于在信号接收单元140接收到任一异物排斥信号后，针对任一个所述异物排斥信号开始延迟计时并设立延迟时间T1。在本实施例中，在接收到任一异物排斥信号(假设为第一个异物排斥信号A)后即开始延迟计时，延时时间为T1A。此时分两种情况：1、直到计时完毕(延时时间T1A计时结束)，中间没有接收到其他的异物排斥信号(如图2所示)；2、计时完毕前，中间接收到其他异物排斥信号(例如第二个异物排斥信号B)，则：对第一个异物排斥信号继续进行计时；对第二个异物排斥信号开始延迟计时，计时时间为T1B；即，两个异物排斥信号分别计时，互不冲突(如图3所示)。

缓冲单元144，用于对计时单元142针对各个异物排斥信号的计时进行缓冲。在本实施例中，缓冲单元144，采用先入先出(First In First Out；FIFO)工作原理，用于针对分别计时的连续的多个异物排斥信号进行缓冲处理。

信号触发单元146，在计时单元142针对任一个所述异物排斥信号的延时时间T1计时结束后产生异物排斥控制信号至排斥装置16以进行排斥作业，得以将检测为具有异物的产品排斥出生产线。

如前所述，在本实施例中，在接收到任一异物排斥信号(假设为第一个异物排斥信号A)后即开始延迟计时，延时时间为T1A。1、直到计时完毕(延时时间T1A计时结束)，中间没有接收到其他的异物排斥信号，则在延时时间T1A计时结束后产生第一异物排斥控制信号A并发送到排斥装置16，进行排斥，将具有异物的第一产品A排斥出传输带；2、计时完毕前，中间还接收到其他异物排斥信号(例如第二个异物排斥信号B)，则：对第一个异物排斥信号A继续进行计时，对第二个异物排斥信号B开始延迟计时，计时时间为T1B；在第一个异物排斥信号A的延时时间T1A计时结束后即产生第一异物排斥控制信号A并发送到排斥装置16，进行排斥，将具有异物的第一产品A排斥出传输带；在第二个异物排斥信号B的延时时间T1B计时结束后即产生第二异物排斥控制信号B并发送到排斥装置16，进行排斥，将具有异物的第二产品B排斥出传输带。对于上述情形，若还有更多个异物排斥信号，则仍采用互不冲突的分别计时，且在各自的计时时间计时结束后产生异物排斥控制信号。

排斥装置16，用于响应由FPGA芯片14发出的异物排斥控制信号而将检测到有异物的产品从传输线上排斥出。在本实施例中，FPGA芯片14发出的异物排斥控制信号是经过数据处理芯片12作数据处理之后再传送至排斥装置16的，所述数据处理包括相应FPGA芯片14发出的异物排斥控制信号并对应产生用于传送至排斥装置16的控制指令。排斥装置16针对每一个异物排斥控制信号均设置有排斥时间T2，具体地，在接收到任一个异物排斥控制信号后即开始计时并同时令其中的排斥部件启动进行排斥作业，在排斥时间T2计时结束后，所述排斥装置中的排斥部件即复位到初始位置。

由于排斥装置16的结构及其工作原理已为本领域技术人员所熟知的现有技术，故不在此赘述。

本发明另提供一种应用于前述异物排斥控制系统的异物排斥控制方法。图4显示了本发明异物排斥控制方法的流程示意图。如图4所示，所述异物排斥控制方法包括：

步骤S200，由异物检测信号发出装置在异物检测装置检测到异物产品时发出异物排斥信号；

步骤S201，由数据处理芯片对接收自异物检测信号发出装置发出的异物排斥信号进行初级复位延时处理；

步骤S202，FPGA芯片在接收到任一异物排斥信号后开始延迟时间T1的计时。较佳地，当接收到多个异物排斥信号时，则针对每一个异物排斥信号分别进行计时，并分别设定延时时间T1。特别地，当其中一个异物排斥信号还在计时过程中又接收新的其他的异物排斥信号，则不会中断原有的计时操作，即：针对前一个异物排斥信号继续计时，同时针对后一个异物排斥信号开始延迟计时，两个或多个计时信号共存且互不冲突。另外，需说明的是，FPGA芯片具有缓冲能力，采用先进先出FIFO的工作原理，用于针对分别计时的连续的多个异物排斥信号进行缓冲处理。

步骤203，判断在针对上一个异物排斥信号的延时时间T1计时结束前是否接收到新的异物排斥信号。若接收到新的一个或多个异物排斥信号，则进至步骤S204；若没有接收到新的异物排斥信号，则对上一个异物排斥信号继续进行延迟计时，并进至步骤S205。

步骤S204，对上一个异物排斥信号继续进行延迟计时；响应接收到的新的一个或多个异物排斥信号，并开始进行延时计时，延时时间T1；

步骤205，在针对各个异物排斥信号的延时时间T1计时结束后，产生针对各个异物排斥信号的异物排斥控制信号，所述排斥控制信号经过所述数据处理芯片作数据处理之后再传送至排斥装置。例如，对于步骤S203，在针对上一个异物排斥信号的延时时间T1计时结束后，产生针对上一个异物排斥信号的异物排斥控制信号经过所述数据处理芯片作数据处理之后传送至排斥装置；对于步骤S204，首先，在针对上一个异物排斥信号的延时时间T1计时结束后，产生针对上一个异物排斥信号的异物排斥控制信号经过所述数据处理芯片作数据处理之后传送至排斥装置；其次，在针对后续新的一个或多个异物排斥信号的延时时间T1计时结束后，依照时间先后顺序顺次产生针对后续新的一个或多个异物排斥信号的异物排斥控制信号经过所述数据处理芯片作数据处理之后传送至排斥装置。

由上可知，利用FPGA芯片，可以对一个或多个异物排斥信号实现精确计时，特别是具有连续计时功能，使得连续多个异物排斥信号相互独立地延时计时。

步骤S206，由排斥装置(顺次)响应(各个)异物排斥控制信号，启动排斥作业，并开始排斥时间T2的计时。在本实施例中，对于接收到任一个异物排斥控制信号时，则响应所述异物排斥控制信号开始排斥时间T2的计时并启动排斥作业。特别地，对于收到连续多个异物排斥控制信号时，则依照时间先后顺序顺次响应所述连续多个异物排斥控制信号开始连续多个排斥时间T2的计时，即：首先响应第一个异物排斥控制信号开始第一个排斥时间T2的计时并启动排斥作业，在第一个异物排斥控制信号的排斥作业完成后，再响应后面的第二个异物排斥控制信号开始第二个排斥时间T2的计时并启动排斥作业，......，以此类推。

利用步骤S206的排斥作业，就可以将检测为含有异物的产品自传输带上排斥出，不仅确保了生产进度不受影响，更可避免出现产品漏检或错检的问题，确保产品质量。

步骤S207，在排斥时间T2计时结束后，所述排斥装置中的排斥部件即复位到初始位置。此时，所述排斥装置处于初始状态，等待响应下一个异物排斥控制信号，并在接收到下一个异物排斥控制信号后重复执行步骤S206和步骤S207，在此不再赘述。

本发明提供一种基于FPGA的异物排斥控制系统及其控制方法，可以利用FPGA芯片对一个或多个异物排斥信号实现精确计时，特别是具有连续计时功能，从而快速且准确排除异物产品，并可确保生产进度不受影响。

上述实施例仅列示性说明本发明的原理及功效，而非用于限制本发明。任何熟悉此项技术的人员均可在不违背本发明的精神及范围下，对上述实施例进行修改。因此，本发明的权利保护范围，应如权利要求书所列。

Claims (8)

1.一种基于FPGA的异物排斥控制系统，其特征在于，包括：异物检测信号发出装置、数据处理芯片、FPGA芯片和排斥装置，所述数据处理芯片与所述异物检测信号发出装置、所述FPGA芯片以及所述排斥装置连接；

所述异物检测信号发出装置用于在检测到异物产品时发出异物排斥信号；

所述FPGA芯片包括：

信号接收单元，用于接收所述异物检测信号发出装置发出的异物排斥信号；在将所述异物排斥信号传送至所述FPGA芯片之前经由所述数据处理芯片对所述异物排斥信号进行初级复位延时处理；

计时单元，用于在所述信号接收单元接收到任一异物排斥信号后，针对任一个所述异物排斥信号开始延迟计时并设立延迟时间T1；

信号触发单元，在所述计时单元针对任一个所述异物排斥信号的延时时间T1计时结束后产生异物排斥控制信号至所述排斥装置以进行排斥作业，得以将检测为具有异物的产品排斥出生产线；在将所述异物排斥控制信号传送至所述排斥装置之前经由所述数据处理芯片对所述异物排斥控制信号进行数据处理以产生用于传送至所述排斥装置的控制指令。

2.根据权利要求1所述的异物排斥控制系统，其特征在于，所述FPGA芯片还包括缓冲单元，采用先入先出FIFO工作原理，用于针对分别计时的连续的多个异物排斥信号进行缓冲处理。

3.根据权利要求1所述的异物排斥控制系统，其特征在于，所述排斥装置具有排斥时间T2，在排斥时间T2计时结束后，所述排斥装置中的排斥部件即复位到初始位置。

4.根据权利要求1所述的异物排斥控制系统，其特征在于，所述计时单元具有针对多个异物排斥信号同时进行计时的功能。

5.一种应用于如权利要求1至4中任一项所述的异物排斥控制系统的异物排斥控制方法，其特征在于，包括：

由FPGA芯片接收由异物检测信号发出装置发出的异物排斥信号；在将异物排斥信号传送至所述FPGA芯片之前对所述异物排斥信号进行初级复位延时处理；

针对接收到的任一个所述异物排斥信号开始延迟计时并设立延迟时间T1；

在针对任一个所述异物排斥信号的延时时间T1计时结束后，产生异物排斥控制信号至排斥装置以进行排斥作业，得以将检测为具有异物的产品排斥出生产线；在将所述FPGA芯片的异物排斥控制信号传送至所述排斥装置之前对所述异物排斥控制信号进行数据处理以产生用于传送至所述排斥装置的控制指令。

6.根据权利要求5所述的异物排斥控制方法，其特征在于，所述FPGA芯片采用先入先出FIFO工作原理，用于针对分别计时的连续的多个异物排斥信号进行缓冲处理。

7.根据权利要求5所述的异物排斥控制方法，其特征在于，所述排斥装置具有排斥时间T2，在排斥时间T2计时结束后，所述排斥装置中的排斥部件即复位到初始位置。

8.根据权利要求5所述的异物排斥控制方法，其特征在于，所述计时单元具有针对多个异物排斥信号同时进行计时的功能。

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