CN102254569A - 四倍数据速率qdr控制器及其实现方法 - Google Patents

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Abstract

本发明公开了四倍数据速率QDR的控制器及实现方法，所述控制器包括：仲裁器(101)，控制状态机(102)，读数据采样时钟生成模块(103)，读数据通路模块(104)，读数据通路校准模块(105)。仲裁器根据控制状态机的状态对命令和数据进行仲裁；读数据采样时钟生成模块生成同源同频异相的读数据采样时钟；读数据通路校准模块在控制状态机为“读数据通路校准状态”时，通过读训练字从所生成的读数据采样时钟中确定读数据通路模块进行读数据时的正沿数据和负沿数据的采样时钟；读数据通路模块根据确定的采样时钟，将非系统时钟域的正沿读数据和负沿读数据同步到系统时钟域。本发明读延时小且不需要可编程延迟器件、易于实现。

Description

四倍数据速率QDR控制器及其实现方法
技术领域
本发明涉及数据传输技术领域，尤其涉及网络交换设备中的一种四倍数据速率QDR控制器及其实现方法。
背景技术
QDRII SRAM(Quad-Data Rate Static Random Access Memory，四倍数据速率的静态随机接入存储器)器件是为满足更高的带宽存储要求而开发，以网络和电信应用为目标。基本的QDR架构具有独立的读、写数据通路，便于同时操作。每个时钟周期内，两个通路均使用双倍数据速率(DDR)传输发送两个字，一个在时钟上升沿发送，一个在时钟下降沿发送。在每个时钟周期内会传输四个总线宽度的数据(两个读和两个写)，这就是四倍数据速率的由来。
QDR控制器设计有如下两种常见的方法：
(1)用异步FIFO(First In First Out，先入先出)将QDRII SRAM的读数据同步到系统时钟域，其优点是简单易行、可靠性好，缺点是读延时较长，一般在8个时钟周期以上；
(2)用可编程延迟器件延迟QDRII SRAM的读数据，同步到系统时钟域，优点是读延时较短，一般为6-8个时钟周期，缺点是有些ASIC厂家没有配置可编程延迟器件，在此情况下则不能实现QDR控制器。
发明内容
本发明所要解决的技术问题在于，提出了一种四倍数据速率QDR控制器及其实现方法，用以克服现有QDR控制器读延时大或依赖于可编程延迟器件的缺点，实现读延时小且不需要可编程延迟器件的四倍数据速率QDR数据读写。
本发明提供一种四倍数据速率QDR的控制器，包括：仲裁器(101)，控制状态机(102)，读数据采样时钟生成模块(103)，读数据通路模块(104)，读数据通路校准模块(105)，其中：
仲裁器，用于根据控制状态机的状态对命令和数据进行仲裁；
控制状态机，用于管理四倍数据速率QDR控制器的状态，为仲裁器仲裁命令和数据提供状态依据；
读数据采样时钟生成模块，用于生成同源同频异相的读数据采样时钟；
读数据通路校准模块，用于在控制状态机为“读数据通路校准状态”时，通过读训练字从所生成的读数据采样时钟中，分别确定读数据通路模块进行读数据时的正沿数据和负沿数据的采样时钟；
读数据通路模块，用于根据读数据通路校准模块确定的采样时钟，将非系统时钟域的正沿读数据和负沿读数据同步到系统时钟域。
所述四倍数据速率QDR的控制器还包括：
物理层模块(105)，用于完成仲裁器的具体命令的执行和读数据通路模块对数据的访问操作；
寄存器管理模块(106)，用于处理来自CPU的对控制状态机和物理层的配置信息。
所述读数据通路校准模块，包括：校准控制状态机(1051)，校准写命令发生器(1052)，校准读命令发生器(1053)，校准控制状态机(1054)，读数据通路选择信号生成器(1055)；其中：
控制状态机的状态指示为“读数据通路校准状态”时，校准控制状态机跳转到写训练字状态，使能校准写命令发生器生成校准写命令和写训练字，经仲裁器和物理层写入QDRII SRAM器件；
校准写命令完成后，校准控制状态机跳转到读训练字状态，使能校准读命令发生器生成校准读命令，经仲裁器和物理层写入QDRII SRAM器件；
校准读命令完成后，校准控制状态机跳转到读训练字检测状态，使能读数据检测器分别检测来自读数据通路模块的正沿读数据与训练字正沿数据的一致性，检测来自读数据通路模块的负沿读数据与训练字负沿数据的一致性，记录读数据检测结果；
读训练字检测完成后，校准控制状态机跳转到读数据通路选择信号生成状态，使能读数据通路选择信号生成器根据读数据检测器记录的读数据检测结果，生成读数据通路选择信号。
所述读数据采样时钟生成模块生成的同源同频异相的读数据采样时钟，包括4个读数据采样时钟sys_clk，sys_clk_90、sys_clk_180和sys_clk_270。
所述读数据通路选择信号生成器根据读数据检测器记录的读数据检测结果，生成读数据通路选择信号的选择方式包括：
如果4个采样时钟采样到的读数据均与训练字一致，根据在一个系统时钟周期内采样数据与训练字一致的时钟个数以及下一个系统时钟周期内采样数据与训练字一致的时钟个数，选择其中一个作为采样读数据的读数据通路；
如果4个采样时钟采样到的读数据中有且仅有3个与训练字一致，从一致的3个连续时钟中选择中间的采样时钟为采样读数据的读数据通路；
如果4个采样时钟采样到的读数据中仅有2个或少于2个与训练字一致，则报错。
所述读数据通路选择信号生成器根据读数据检测器记录的读数据检测结果，生成读数据通路选择信号，如果4个采样时钟采样到的读数据均与训练字一致，则：
在一个系统时钟周期内，4个时钟采样数据均与训练字一致，选择sys_clk_180采样读数据的读数据通路；
在一个系统时钟周期内，3个时钟采样数据与训练字一致，下一系统时钟周期内，1个时钟采样数据与训练字一致，选择sys_clk_270采样读数据的读数据通路；
在一个系统时钟周期内，2个时钟采样数据与训练字一致，下一系统时钟周期内，2个时钟采样数据与训练字一致，选择sys_clk采样读数据的读数据通路；
在一个系统时钟周期内，1个时钟采样到得数据与训练字一致，下一系统时钟周期内，3个时钟采样数据与训练字一致，选择sys_clk_90采样读数据的读数据通路。
本发明还提供一种四倍数据速率QDR的控制器的实现方法，包括：
采用同源同频异相的4个时钟采样读数据；
根据各时钟采样数据的结果，确定读数据的采样时钟；
按所确定的采样时钟将读数据同步到系统时钟域。
其中，所述同源同频异相的读数据采样时钟，包括4个读数据采样时钟sys_clk，sys_clk_90、sys_clk_180和sys_clk_270。
所述根据各时钟采样数据的结果确定读数据的采样时钟的步骤，是由读数据通路校准模块在QDR控制器的控制状态机为“读数据通路校准状态”时，通过读训练字从所生成的读数据采样时钟中，分别确定读数据通路模块进行读数据时的正沿数据和负沿数据的采样时钟。
所述同源同频异相的读数据采样时钟包括4个：sys_clk，sys_clk_90、sys_clk_180和sys_clk_270；所述根据各时钟采样数据的结果确定读数据的采样时钟的步骤，具体分为：
如果4个采样时钟采样到的读数据均与训练字一致，根据在一个系统时钟周期内采样数据与训练字一致的时钟个数以及下一个系统时钟周期内采样数据与训练字一致的时钟个数，从所述4个采样时钟中选择其中一个为采样读数据的读数据通路；
如果4个采样时钟采样到的读数据中有且仅有3个与训练字一致，从一致的3个连续时钟中选择中间的采样时钟为采样读数据的读数据通路；
如果4个采样时钟采样到的读数据中仅有2个或少于2个与训练字一致，则报错。
进一步地，所述如果4个采样时钟采样到的读数据均与训练字一致，根据在一个系统时钟周期内采样数据与训练字一致的时钟个数以及下一个系统时钟周期内采样数据与训练字一致的时钟个数，选择其中一个作为采样读数据的读数据通路，具体又分为：
在一个系统时钟周期内，4个时钟采样数据均与训练字一致，选择sys_clk_180采样读数据的读数据通路；
在一个系统时钟周期内，3个时钟采样数据与训练字一致，下一系统时钟周期内，1个时钟采样数据与训练字一致，选择sys_clk_270采样读数据的读数据通路；
在一个系统时钟周期内，2个时钟采样数据与训练字一致，下一系统时钟周期内，2个时钟采样数据与训练字一致，选择sys_clk采样读数据的读数据通路；
在一个系统时钟周期内，1个时钟采样到得数据与训练字一致，下一系统时钟周期内，3个时钟采样数据与训练字一致，选择sys_clk_90采样读数据的读数据通路。
本发明的所述方法和装置，与现有技术相比，减小了QDR控制器的读延时，避免了对可编程延迟器件的依赖，本发明读延时小且不需要可编程延迟器件、易于实现。
附图说明
图1是本发明QDR控制器的实现装置示意图；
图2是本发明控制状态机示意图；
图3是本发明读数据采样时钟生成模块实现示意图；
图4是本发明读数据采样时钟生成示意图；
图5是读数据通路模块实现示意图；
图6是本发明读数据通路校准模块实现示意图；
图7是本发明读数据通路校准状态机示意图；
图8是本发明读数据通路时钟选择情况1示意图；
图9是本发明读数据通路时钟选择情况2示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，以下结合附图对本发明作进一步地详细说明。
如图1所示，显示了本发明的一种QDR控制器的实现模块图，该QDR控制器100包括：
仲裁器101，用于根据控制状态机102的状态指示仲裁命令和数据；
控制状态机102，如图1和图2所示，该控制状态机102用于管理QDR控制器的各个状态，为仲裁器101仲裁命令和数据提供依据。其中，控制状态机102控制的状态共4个，即：空闲状态、物理层配置状态、读数据通路校准状态和正常工作状态。
读数据采样时钟生成模块103，用于生成同源同频异相的读数据采样时钟sys_clk_90、sys_clk_180和sys_clk_270；
读数据通路模块104，如图1和图5所示，用于将非系统时钟域的正沿读数据和负沿读数据同步到系统时钟域；
读数据通路校准模块105，如图1、图6和图7所示，用于通过读训练字分别确定正沿数据和负沿数据的采样时钟；
寄存器管理模块106，如图1所示，用于处理来自CPU的配置信息；
物理层107，如图1所示，用于完成具体命令的执行和数据的访问操作；此物理层部分不在本发明说明范围内，但要依靠此完成工作。
如图2所示，显示了控制状态机102控制的空闲状态、物理层配置状态、读数据通路校准状态和正常工作状态，以及各状态变化过程：
系统复位时和系统复位撤销时，控制状态机102为空闲状态；
系统复位撤销后，自动跳转到物理层配置状态；
在物理层配置状态，需配置物理层相关参数，配置完成跳转到读数据通路校准状态；
在读数据通路校准状态，需根据校准规则分别确定正沿读数据和负沿读数据的采样时钟，校准完成跳转到正常工作状态；
在正常工作状态，用户可以读写QDRII SRAM。
所述仲裁器101对之进行仲裁的命令和数据，包括：用户写命令、用户写数据、用户读命令、校准写命令、校准写数据和校准读命令。上述仲裁过程是根据控制状态机102的状态进行仲裁指示的，其中：
在空闲状态和物理层配置状态时，仲裁器101输出的写命令、写数据、读命令和用户读数据均无效；
在读数据通路校准状态时，仲裁器101分别选择校准写命令、校准写数据和校准读命令作为写命令、写数据和读命令输出，而输出的用户读数据无效；
在正常工作状态时，仲裁器101分别选择用户写命令、用户写数据和用户读命令作为写命令、写数据和读命令输出，将来自读数据通路模块104的读数据作为用户读数据输出。
如图1、图3和图4所示，所述读数据采样时钟生成模块103生成读数据采样时钟sys_clk_90、sys_clk_180和sys_clk_270的具体方式如下：
sys_clk_90由clk_500m的负沿采样sys_clk得到；
sys_clk_180由clk_500m的正沿采样sys_clk_90得到；
sys_clk_270由clk_500m的负沿采样sys_clk_180得到；
sys_clk为250MHz时钟，sys_clk是由clk_500m二分频得到；
其中，clk_500m为500MHz时钟，
如图1、图6和图7所示，读数据通路校准模块105通过读训练字分别确定正沿数据和负沿数据的采样时钟，其具体又包括如下子模块：
校准控制状态机1051，用于管理读数据通路校准的各个状态；
校准写命令发生器1052，用于生成校准写命令和写训练字；
校准读命令发生器1053，用于生成校准读命令；
读数据检测器1054，用于检测各读数据通路模块104输出的读数据与训练字的一致性，并记录检测结果；
读数据通路选择信号生成器1055，根据读数据检测器1054记录的读数据检测结果，生成读数据通路选择信号。
基于图1所示的QDR控制器，本发明的QDR控制器的实现方法，如图1、图5、图6、图7、图8和图9所示，该方法的核心思想为：采用同源同频异相的4个时钟采样读数据，根据各时钟采样数据的结果，确定读数据的采样时钟，将读数据同步到系统时钟域。下面结合图1所示的QDR控制器具体说明如何实现QDR控制器的具体过程。
如图7所示，并结合图6一起描述了读数据通路校准模块105进行读数据通路校准的过程。
读数据通路校准模块105中校准控制状态机1051的初始状态为空闲状态，当QDR控制器的控制状态机102的状态指示为“读数据通路校准状态”时，校准控制状态机1051跳转到写训练字状态；
校准控制状态机1051的状态为写训练字状态时，使能校准写命令发生器1052，校准写命令发生器1052生成校准写命令和写训练字，经仲裁器101和物理层107写入QDRII SRAM器件，校准写命令完成后校准控制状态机1051跳转到读训练字状态；
校准控制状态机1051的状态为读训练字状态时，使能校准读命令发生器1053，校准读命令发生器1053生成校准读命令，经仲裁器101和物理层107写入QDRII SRAM器件，校准读命令完成后校准控制状态机1051跳转到读训练字检测状态；
如图1和图5所示，QDRII SRAM器件收到读训练字命令后，发出读数据到物理层，物理层采样来自QDRII SRAM器件的读数据，输出正沿读数据pos_rd_data和负沿读数据neg_rd_data，其中，pos_rd_data和neg_rd_data均非系统时钟域。
如图5所示，以正沿读数据为例描述读数据在读数据通路模块104中的处理过程：sys_clk、sys_clk_90、sys_clk_180和sys_clk_270分别采样来自物理层的正沿读数据pos_rd_data，分别得到采样数据pos_rd_data_0、pos_rd_data_90、pos_rd_data _80和pos_rd_data_270；
接着，系统时钟sys_clk采样pos_rd_data_0、pos_rd_data_90、pos_rd_data_180和pos_rd_data_270，分别得到数据pos_rd_data_0_r、pos_rd_data_90_r、pos_rrd_data_180_r和pos_rd_data_270_r；
负沿读数据的处理方式与正沿读数据一致，参见图5。
如图1、图6和图7所示，校准控制状态机1051的状态为读训练字检测状态时，使能读数据检测器1054，读数据检测器1054分别检测来自读数据通路模块104的正沿读数据pos_rd_data_0_r、pos_rd_data_90_r、pos_rd_data_180_r和pos_rd_data_270_r与训练字正沿数据的一致性，检测来自读数据通路模块104的负沿读数据neg_rd_data_0_r、neg_rd_data_90_r、pos_rd_data_180_r和pos_rd_data_270_r与训练字负沿数据的一致性，记录检测结果。
以图9中正沿数据为例，读数据检测器1054首先在一个系统时钟周期内检测到pos_rd_data_90_r、pos_rd_data_180_r和pos_rd_data_270_r与训练字正沿数据一致，然后在下一系统时钟周期内检测到pos_rd_data_0_r与训练字正沿数据一致，记录结果为：
4个采样时钟采样到的读数据均与训练字正沿数据一致，且一个系统时钟周期内3个时钟采样数据与训练字正沿数据一致，下一系统时钟周期内1个时钟采样数据与训练字正沿数据一致。
读训练字检测完成后，校准控制状态机1054跳转到读数据通路选择信号生成状态。如图1、图6和图7所示，校准控制状态机1051的状态为读数据通路选择信号生成状态时，使能读数据通路选择信号生成器1055，读数据通路选择信号生成器1055根据读数据检测器1054记录的读数据检测结果，生成读数据通路选择信号。生成读数据通路选择信号的方法如下：
如果4个采样时钟采样到的读数据均与训练字一致，读数据通路选择分以下几种情况：
1)在一个系统时钟周期内，4个时钟采样数据均与训练字一致，选择sys_clk_180采样读数据的读数据通路，见图8中正沿数据；
2)在一个系统时钟周期内，3个时钟采样数据与训练字一致，下一系统时钟周期内，1个时钟采样数据与训练字一致，选择sys_clk_270采样读数据的读数据通路，见图9中正沿数据；
3)在一个系统时钟周期内，2个时钟采样数据与训练字一致，下一系统时钟周期内，2个时钟采样数据与训练字一致，选择sys_clk采样读数据的读数据通路，见图8中负沿数据；
4)在一个系统时钟周期内，1个时钟采样到得数据与训练字一致，下一系统时钟周期内，3个时钟采样数据与训练字一致，选择sys_clk_90采样读数据的读数据通路，见图9中负沿数据。
如果4个采样时钟采样到的读数据中有且仅有3个与训练字一致，从3个连续时钟中，选择中间的采样时钟的采样读数据的读数据通路。
例如时钟顺序为…sys_clk、sys_clk_90、sys_clk_180、sys_clk_270、sys_clk、sys_clk_90、sys_clk_180、sys_clk_270…，若有3个时钟采样到的数据与预期值(训练字)相同，3个时钟是连续的，选3个连续时钟中间的一个。比如情况1，sys_clk、sys_clk_90、sys_clk_180，选sys_clk_90；情况2，sys_clk_90、sys_clk_180、sys_clk_270，选sys_clk_180；情况3，sys_clk_180、sys_clk_270、sys_clk，选sys_clk_270；情况4，sys_clk_270、sys_clk、sys_clk_90，选sys_clk。
如果4个采样时钟采样到的读数据中仅有2个或少于2个与训练字一致，则报错。
在读数据通路选择信号生成完毕后，校准控制状态机1051跳转到校准结束状态，读数据通路校准结束，QDR控制器状态机102跳转到正常工作状态。
综上，本发明解决了QDR控制器读延时大和依赖于可编程延迟器件的问题，提供一种读延时小且不需要可编程延迟器件的QDR控制器设计方法。并且本发明提供的实现装置，可以广泛的应用于FPGA和ASIC逻辑电路中。
以上所述仅为本发明的实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的权利要求范围之内。

Claims (11)

1.一种四倍数据速率QDR的控制器，包括：仲裁器(101)，控制状态机(102)，读数据采样时钟生成模块(103)，读数据通路模块(104)，读数据通路校准模块(105)，其中：
仲裁器，用于根据控制状态机的状态对命令和数据进行仲裁；
控制状态机，用于管理四倍数据速率QDR控制器的状态，为仲裁器仲裁命令和数据提供状态依据；
读数据采样时钟生成模块，用于生成同源同频异相的读数据采样时钟；
读数据通路校准模块，用于在控制状态机为“读数据通路校准状态”时，通过读训练字从所生成的读数据采样时钟中，分别确定读数据通路模块进行读数据时的正沿数据和负沿数据的采样时钟；
读数据通路模块，用于根据读数据通路校准模块确定的采样时钟，将非系统时钟域的正沿读数据和负沿读数据同步到系统时钟域。
2.如权利要求1所述的控制器，其特征在于，还包括：
物理层模块(105)，用于完成仲裁器的具体命令的执行和读数据通路模块对数据的访问操作；
寄存器管理模块(106)，用于处理来自CPU的对控制状态机和物理层的配置信息。
3.如权利要求1所述的控制器，其特征在于，所述读数据通路校准模块，包括：校准控制状态机(1051)，校准写命令发生器(1052)，校准读命令发生器(1053)，校准控制状态机(1054)，读数据通路选择信号生成器(1055)；其中：
控制状态机的状态指示为“读数据通路校准状态”时，校准控制状态机跳转到写训练字状态，使能校准写命令发生器生成校准写命令和写训练字，经仲裁器和物理层写入QDRII SRAM器件；
校准写命令完成后，校准控制状态机跳转到读训练字状态，使能校准读 命令发生器生成校准读命令，经仲裁器和物理层写入QDRII SRAM器件；
校准读命令完成后，校准控制状态机跳转到读训练字检测状态，使能读数据检测器分别检测来自读数据通路模块的正沿读数据与训练字正沿数据的一致性，检测来自读数据通路模块的负沿读数据与训练字负沿数据的一致性，记录读数据检测结果；
读训练字检测完成后，校准控制状态机跳转到读数据通路选择信号生成状态，使能读数据通路选择信号生成器根据读数据检测器记录的读数据检测结果，生成读数据通路选择信号。
4.如权利要求1所述的控制器，其特征在于，所述读数据采样时钟生成模块生成的同源同频异相的读数据采样时钟，包括4个读数据采样时钟sys_clk，sys_clk_90、sys_clk_180和sys_clk_270。
5.如权利要求3所述的控制器，其特征在于，所述读数据采样时钟生成模块生成的同源同频异相的读数据采样时钟包括4个读数据采样时钟：sys_clk，sys_clk_90、sys_clk_180和sys_clk_270；
所述读数据通路选择信号生成器根据读数据检测器记录的读数据检测结果，生成读数据通路选择信号的选择方式包括：
如果4个采样时钟采样到的读数据均与训练字一致，根据在一个系统时钟周期内采样数据与训练字一致的时钟个数以及下一个系统时钟周期内采样数据与训练字一致的时钟个数，选择其中一个作为采样读数据的读数据通路；
如果4个采样时钟采样到的读数据中有且仅有3个与训练字一致，从一致的3个连续时钟中选择中间的采样时钟为采样读数据的读数据通路；
如果4个采样时钟采样到的读数据中仅有2个或少于2个与训练字一致，则报错。
6.如权利要求4所述的控制器，其特征在于，所述读数据通路选择信号生成器根据读数据检测器记录的读数据检测结果，生成读数据通路选择信号，如果4个采样时钟采样到的读数据均与训练字一致，则：
在一个系统时钟周期内，4个时钟采样数据均与训练字一致，选择 sys_clk_180采样读数据的读数据通路；
在一个系统时钟周期内，3个时钟采样数据与训练字一致，下一系统时钟周期内，1个时钟采样数据与训练字一致，选择sys_clk_270采样读数据的读数据通路；
在一个系统时钟周期内，2个时钟采样数据与训练字一致，下一系统时钟周期内，2个时钟采样数据与训练字一致，选择sys_clk采样读数据的读数据通路；
在一个系统时钟周期内，1个时钟采样到得数据与训练字一致，下一系统时钟周期内，3个时钟采样数据与训练字一致，选择sys_clk_90采样读数据的读数据通路。
7.一种四倍数据速率QDR的控制器的实现方法，其特征在于，包括：
采用同源同频异相的4个时钟采样读数据；
根据各时钟采样数据的结果，确定读数据的采样时钟；
按所确定的采样时钟将读数据同步到系统时钟域。
8.如权利要求7所述的实现方法，其特征在于，所述同源同频异相的读数据采样时钟，包括4个读数据采样时钟sys_clk，sys_clk_90、sys_clk_180和sys_clk_270。
9.如权利要求7所述的实现方法，其特征在于，所述根据各时钟采样数据的结果确定读数据的采样时钟的步骤，是由读数据通路校准模块在QDR控制器的控制状态机为“读数据通路校准状态”时，通过读训练字从所生成的读数据采样时钟中，分别确定读数据通路模块进行读数据时的正沿数据和负沿数据的采样时钟。
10.如权利要求9所述的实现方法，其特征在于，
所述同源同频异相的读数据采样时钟包括4个：sys_clk，sys_clk_90、sys_clk_180和sys_clk_270；所述根据各时钟采样数据的结果确定读数据的采样时钟的步骤，具体分为：
如果4个采样时钟采样到的读数据均与训练字一致，根据在一个系统时钟周期内采样数据与训练字一致的时钟个数以及下一个系统时钟周期内 采样数据与训练字一致的时钟个数，从所述4个采样时钟中选择其中一个为采样读数据的读数据通路；
如果4个采样时钟采样到的读数据中有且仅有3个与训练字一致，从一致的3个连续时钟中选择中间的采样时钟为采样读数据的读数据通路；
如果4个采样时钟采样到的读数据中仅有2个或少于2个与训练字一致，则报错。
11.如权利要求10所述的实现方法，其特征在于，
所述如果4个采样时钟采样到的读数据均与训练字一致，根据在一个系统时钟周期内采样数据与训练字一致的时钟个数以及下一个系统时钟周期内采样数据与训练字一致的时钟个数，选择其中一个作为采样读数据的读数据通路，具体又分为：
在一个系统时钟周期内，4个时钟采样数据均与训练字一致，选择sys_clk_180采样读数据的读数据通路；
在一个系统时钟周期内，3个时钟采样数据与训练字一致，下一系统时钟周期内，1个时钟采样数据与训练字一致，选择sys_clk_270采样读数据的读数据通路；
在一个系统时钟周期内，2个时钟采样数据与训练字一致，下一系统时钟周期内，2个时钟采样数据与训练字一致，选择sys_clk采样读数据的读数据通路；
在一个系统时钟周期内，1个时钟采样到得数据与训练字一致，下一系统时钟周期内，3个时钟采样数据与训练字一致，选择sys_clk_90采样读数据的读数据通路。 
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