CN102208914B - 发送电路、接收电路和多通道通信系统 - Google Patents

Abstract

一种实现和制造多通道通信系统的循环冗余检查电路的方法。所述方法包括：相对于第一时间点创建循环冗余检查(CRC)比特，所述循环冗余检查比特满足单通道串行通信系统的循环冗余检查多项式；通过对于所述生成表达式应用每个时间点，相对于与所述第一时间点依序延迟多通道的数量的各时间点而创建生成表达式；并且实现对应于在所创建的生成表达式中相对于最延迟的时间点的生成表达式的电路。对应于所述生成表达式的CRC电路将具有比在所选择的CRC多项式中的非零系数的数量更多的模2加法器(例如异或门)。

Description

发送电路、接收电路和多通道通信系统

本案是申请日为2006年5月11日、申请号为200610080366.X、发明名称为“循环冗余检查电路和含该电路的多通道通信的通信系统”的发明专利申请的分案申请。

技术领域

本发明涉及一种循环冗余检查(CRC)电路和包括其的通信系统，更具体地，涉及循环冗余检查(CRC)电路以及在诸如高清晰度多媒体接口(HDMI)之类的多通道串行通信系统中包括所述电路的通信系统。

背景技术

HDMI是一种电缆和接口，用于在诸如机顶盒(例如卫星接收器的电缆盒)或DVD播放器之类的音频/视频源和诸如数字电视之类的显示器之间发送未压缩的数字音频和视频数据。HDMI通过在每端(具有19个电极的微型插头)的单条电缆和仅仅一个连接器，支持标准高清晰度视频和多通道音频以及所有的ATSC(高级电视系统委员会)HDTV(高清晰度电视)标准和8通道数字音频。HDMI在达8个通道上传送具有达24比特字宽的、达192kHz的音频数据频率。因此，可能没有任何质量损失地发送家庭影院世界——包括HDTV(最高分辨率达1080p)——的所有画面和声音格式。

循环冗余检查是用于检测在发送的数据的块中的小变化的一种方式，并且起初被开发来用于检测线路传输错误。CRC(循环冗余检查)是一种错误检测方法，用于保证在串行数据传输系统中的发送/接收数据的可靠性，并且其工作原理如下。首先，当n比特的数据的字被移位k比特并且将移位k的n比特数据除以预定(预设)的k比特键(多项式)值时，剩余r比特余数。在(串行数据发送系统的)发送端，将r比特余数附加到原始的n比特，以产生被发送的(n+r)比特的数据。在(串行数据发送系统的)接收端，将接收的数据的(n+r)比特除以所述键值，并且如果所述余数是0，则确定所接收的数据无错误。

CRC算法在作为单位的数据块或数据帧(例如单个大数值)上操作。CRC算法将这个大值除以预定数(CRC多项式或生成多项式P)，剩余余数，它是r比特CRC结果。所述CRC结果可以与原始数据一起被发送或存储。当接收到(或从存储恢复)数据时，可以重新应用CRC算法，并且将最新的结果与原始结果相比较。如果已经发生错误，将可能有不同的CRC结果。CRC的多数使用不试图分类或定位错误(或多个错误)，而是仅仅安排重复数据操作直到检测不到错误。

作为在相除后的余数的所产生的r比特CRC的质量主要受到所选择的生成多项式的影响。生成多项式的选择是实施CRC算法的最重要的部分。所述多项式被选择来最大化错误检测能力。当创建新的多项式时，一般建议使用(相对于模算术)不能简化的多项式，这意味着所述多项式不能被任何多项式(除了其本身)相除而余数为0。由使用的多项式P来定义具体的CRC。k度多项式具有1+x...+x^k的形式。这被自然地表达为k+1比特串，但是最高(x^k)项通常是隐含的，剩余k比特串。

由HDMI标准定义的CRC多项式表达式P(x)具有8阶(k)，并且被示出在下面的等式1中。

P(x)＝1+x⁶+x⁷+x⁸                    [等式1]

下面说明按照等式1的HDMI CRC多项式表达式来产生r个CRC比特的过程。

图2是被配置来实施等式1的CRC多项式表达式的传统CRC电路的方框图。图2的CRC电路被配置来处理通过一般单通道串行通信系统发送和接收的串行数据。符号

表示异或门或模2加法器。CRC电路包括多个(r，至多或等于，但是不大于多项式的阶k)模2加法器41和多个(k，例如对于HDMI来说k＝8)触发器42，用于延迟输入数据。由图2的电路输出的CRC的r个比特对应于r个抽头P[0]、P[5]和P[6]。

CRC基于相对于整数模2的多项式的除法。在这个模算术中，通过仅仅一个比特来表示多项式的系数。任何比特串可以被解释为多项式系数的系列。CRC算法将所有的比特流看作二进制多项式。任何比特串(数据)可以被解释为这种多项式的系数，并且为了找到CRC，我们将所述数据除以另一个固定的多项式P。这个预定义的多项式被称为除数或CRC多项式。余数多项式的系数是所述CRC。所述CRC被定义为在余数多项式中出现的系数序列。

模2算术使得可以有效地实现一种快速、容易实现和足以用于错误检测的除法形式。在模2算术中，加法和减法运算是等同的，两者都与对于比特的XOR(异或)函数相同，因此以硬件来实现它是很简单的。在所述比特之间没有进位，并且所有基本运算的计算比通常的算术在计算上更为便宜。这是为什么使用模算术的原因。

CRC创建过程的概略如下：

1.获得n比特数据。

2.将n比特数据向左移位(k个比特)，并且将其除以P。

3.最后动作的r比特余数是CRC。

4.将第一批r比特CRC附加到所述数据，并且将它们一起作为数据帧发送。

并且CRC检查过程的概略如下：

1.接收数据帧。

2.将其(例如n比特的数据)除以P。

3.将第二批r比特CRC与所发送的第一批r比特的CRC相比较。

传统的硬件CRC实现(电路)被示出在图2中。因此，图2的移位寄存器(由k个触发器42组成)包含k个比特，等于多项式(等式1)的长度(阶)。在传统的CRC电路中，存在达k(但是不大于k)个异或门。异或门的存在与否对应于在除数多项式P中的项的存在与否。

在接收端提供了与在发送端的CRC电路相同的CRC电路。在接收端的CRC电路从n比特发送/接收数据产生r个CRC比特，并且通过将所述r个产生的CRC比特与所述r个所接收(例如发送)的CRC比特相比较来确定错误的存在。

在诸如通用串行总线(USB)之类的单通道串行通信系统中，当实时地完成串行数据的发送时立即产生CRC比特。但是，在诸如HDMI之类的多通道串行通信系统中，因为通过多通道同时并行地发送多数据，因此需要产生适合于多通道发送的CRC比特。

发明内容

虽然传统CRC电路仅仅包括r个模2加法器(对应于r比特的CRC，其中，r直到或等于、但是不大于多项式的阶k)，按照本发明的各个实施例的CRC电路包括超过r个模2加法器。

本发明的一个方面提供了一种循环冗余检查(CRC)电路，它可以在多通道串行通信中并行地处理数据。本发明的另一个方面提供了一种具有所述循环冗余检查(CRC)电路的(多通道)通信系统。

按照本发明的一个方面，按照下述方法来制造用于多通道串行通信的循环冗余检查电路，所述方法包括：相对于第一时间点创建第一生成表达式，所述第一生成表达式产生循环冗余检查比特，并且满足单通道串行通信系统的循环冗余检查多项式；相对于与所述第一时间点依序延迟多通道的数量的各时间点而创建第二生成表达式(例如通过对于第一生成表达式替换每个时间点)；并且实现对应于第二生成表达式的电路。

按照本发明的另一个方面，一种发送电路包括：多个存储单元，它们被配置来存储被并行输入的数据；循环冗余检查电路，它被配置来接收来自所述存储单元的并行数据，并且产生循环冗余检查比特；以及发送电路，它被配置来通过所述多通道而发送来自所述存储单元的并行数据和所述循环冗余检查比特。

按照本发明的另一个方面，一种接收电路包括：多个存储单元，它们被配置来存储通过多通道与第一循环冗余检查比特一起被接收的并行数据；循环冗余检查电路，它被配置来接收所述并行数据，并且产生第二循环冗余检查比特；以及确定部分，它被配置来确定错误(例如在所述多通道中产生的错误)的检测(例如通过将第一循环冗余检查比特与第二循环冗余检查比特相比较)。

按照本发明的另一个方面，一种通信系统包括发送器和接收器。所述发送器包括：多个第一存储单元，被配置来存储并行数据；第一循环冗余检查电路，被配置来输入来自所述存储单元的并行数据，并且从所述并行数据产生第一循环冗余检查比特；发送电路，被配置来从所述存储单元通过多通道来发送并行数据，并且当发送所述数据时，通过所述多通道来发送第一循环冗余检查比特。所述接收器包括：多个第二存储单元，它们被配置来存储通过多通道被接收的并行数据；第二循环冗余检查电路，它被配置来接收所述并行数据，并且从(根据)所述并行数据来产生第二循环冗余检查比特；以及确定部分，它被配置来例如通过将第一循环冗余检查比特与第二循环冗余检查比特相比较而确定错误(例如在所述多通道中产生的错误)的检测。

具体地，本发明提供一种用于多通道通信系统的发送电路，包括：

循环冗余检查(CRC)电路，被配置为输出第一CRC比特，该第一CRC比特满足基于接收的多个比特的多项式表达式P(x)＝1+x⁶+x⁷+x⁸；

发送部分，被配置为与CRC电路耦合并经由多通道介质发送从CRC电路输出的第一CRC比特，其中

其中，循环冗余检查电路产生构成所述第一CRC比特的第一、第二、第三、第四、第五、第六、第七和第八抽头比特，并且所述循环冗余检查电路包括：

多个触发器，被配置来延迟第七和第八抽头比特，并产生第七和第八延迟比特；

第一模2加法器，被配置来执行第一和第二通道数据和第八延迟比特的逻辑异或；

第二模2加法器，被配置来执行第一模2加法器的输出信号和第七延迟比特的逻辑异或，以产生第一抽头比特；

第三模2加法器，被配置来执行第一通道数据和第八延迟比特的逻辑异或，以产生第二抽头比特；

被配置来延迟第一抽头比特、并且产生第三抽头比特的第一触发器；

被配置来延迟第二抽头比特、并且产生第四抽头比特的第二触发器；

被配置来延迟第三抽头比特、并且产生第五抽头比特的第三触发器；

被配置来延迟第四抽头比特、并且产生第六抽头比特的第四触发器；

被配置来延迟第五抽头比特、并且产生第五延迟比特的第五触发器；

被配置来延迟第六抽头比特、并且产生第六延迟比特的第六触发器；

第四模2加法器，被配置来执行第一模2加法器的输出信号、第五延迟比特和第七延迟比特的逻辑异或，以产生第七抽头比特；以及

第五模2加法器，被配置来执行第六延迟比特、第七延迟比特和第二通道数据的逻辑异或，以产生第八抽头比特。

本发明还提供一种用于多通道通信系统的接收电路，包括：

循环冗余检查(CRC)电路，被配置为输出第二CRC比特，该第二CRC比特满足基于接收的多个比特的多项式表达式P(x)＝1+x⁶+x⁷+x⁸；

确定部分，被配置为从多通道介质接收第一CRC比特，并通过比较第一CRC比特的至少一个比特与第二CRC比特的至少一个比特来确定错误，

其中，所述循环冗余检查电路产生构成所述第二CRC比特的第一、第二、第三、第四、第五、第六、第七和第八抽头比特，并且所述循环冗余检查电路包括：

多个触发器，被配置来延迟第七和第八抽头比特，并产生第七和第八延迟比特；

第一模2加法器，被配置来执行第一和第二通道数据和第八延迟比特的逻辑异或；

第二模2加法器，被配置来执行第一模2加法器的输出信号和第七延迟比特的逻辑异或，以产生第一抽头比特；

第三模2加法器，被配置来执行第一通道数据和第八延迟比特的逻辑异或，以产生第二抽头比特；

被配置来延迟第一抽头比特、并且产生第三抽头比特的第一触发器；

被配置来延迟第二抽头比特、并且产生第四抽头比特的第二触发器；

被配置来延迟第三抽头比特、并且产生第五抽头比特的第三触发器；

被配置来延迟第四抽头比特、并且产生第六抽头比特的第四触发器；

被配置来延迟第五抽头比特、并且产生第五延迟比特的第五触发器；

被配置来延迟第六抽头比特、并且产生第六延迟比特的第六触发器；

第四模2加法器，被配置来执行第一模2加法器的输出信号、第五延迟比特和第七延迟比特的逻辑异或，以产生第七抽头比特；以及

第五模2加法器，被配置来执行第六延迟比特、第七延迟比特和第二通道数据的逻辑异或，以产生第八抽头比特。

本发明还提供一种多通道通信系统，包括：

发送电路，包括：

第一循环冗余检查(CRC)电路，包括多个模2加法器和触发器，被配置为输出第一CRC比特，该第一CRC比特满足基于经由接收的多个比特的多项式表达式P(x)＝1+x⁶+x⁷+x⁸；以及

发送部分，被配置为经由多通道介质发送从第一CRC电路输出的第一CRC比特，

接收电路，包括：

第二CRC电路，包括多个模2加法器和触发器，被配置为输出第二CRC比特，该第二CRC比特满足基于接收的多个比特的多项式表达式P(x)＝1+x⁶+x⁷+x⁸；以及

确定部分，被配置为从多通道介质接收第一CRC比特，并通过比较第一CRC比特的至少一个比特与第二CRC比特的至少一个比特来确定错误。

附图说明

通过参照附图来详细说明本发明的优选实施例，本发明的上述和其他特性和优点将会变得更加清楚，附图中：

图1是按照本发明的一个实施例的、包括循环冗余检查电路的、通过多通道来发送的通信系统的方框图；

图2是按照高清晰度多媒体接口(HDMI)的循环冗余检查多项式表达式配置的传统循环冗余检查电路的电路图；以及

图3是按照本发明的一个实施例配置的循环冗余检查电路的电路图。

具体实施方式

图1是按照本发明的一个实施例的、包括循环冗余检查电路的、通过多通道(通过多个通道)来通信(发送和接收)的通信系统的方框图。图1的系统包括发送电路(发送器)1和接收电路(接收器)3。发送电路1通过多通道2来向接收电路3发送数据。虽然多通道2仅仅具有两个通道(为了方便更简单的解释)，但是本发明不限于此，并且可以被扩展到任何数量的通道。

发送电路1包括第一寄存器11、第二寄存器12、循环冗余检查(CRC)电路13、开关14和开关部分(复用器)15。发送电路1还可以包括开关10，用于将输入的串行数据转换为并行数据。为了方便说明，开关10和开关14被分别称为第一开关和第二开关。

第一和第二寄存器11和12存储输入数据。当输入数据是串行数据时，第一开关10通过转换输入所述输入数据的顺序而在第一寄存器11或第二寄存器12中存储所述输入数据，以便使得有可能并行发送。第一和第二寄存器11和12是移位寄存器，它们在每个时钟周期将所存储的数据移位。从第一寄存器11或从第二寄存器12输出的数据并行地通过多通道2的多个通道而被发送到接收电路3。

从第一寄存器11或从第二寄存器12输出的数据也被输出到CRC电路13。CRC电路13产生适合于在发送电路1和接收电路3之间的通信(发送和接收所接收的数据)的CRC比特。以与所述数据相同的顺序来通过第二开关14来发送CRC比特。

开关部分(复用器)15将第一和第二寄存器11和12连接到多通道2，使得并行发送数据。当产生CRC比特时，开关部分(复用器)15将CRC电路13(经由第二开关14而连接)的输出连接到多通道2。

接收电路(接收器)3包括第一寄存器31、第二寄存器32、CRC电路33和确定部分34。所述接收电路3还可以包括开关30，它将从第一和第二寄存器31和32输出的并行数据转换为串行数据。如果必要的话，开关30将从第一和第二寄存器31和32输出的并行数据转换为串行数据，并且输出所述串行数据。

第一和第二寄存器31和32存储分别从多通道2的第一和第二通道接收的数据。第一和第二寄存器31和32是移位寄存器，用于依序将输入数据移位，并且输出被移位的数据。

接收电路(接收器)3的CRC电路33与发送电路(发送器)1的CRC电路13相同，并且从通过多通道2而接收的所发送的(n+r)比特数据产生CRC比特。确定部分34检查是否通过多通道2接收的r个CRC比特与由CRC电路33产生的r个CRC比特相同。当所述CRC比特被确定为相同时，确定部分34确定和输出指示不存在错误的信号。

在本实施例中，发送电路1的CRC电路13和接收电路3的CRC电路33的每个按照HDMI的CRC多项式表达式(等式1)来产生r个CRC比特。在图2的传统CRC电路的第一抽头的当前输出(在此被表达为p[0](t))等于当前(时间t)输入(在此被表达为Input(t))加上最后(第八个)抽头的先前的输出(在此被表达为p[7](t-1))。因此，

可以以类似的方式来表达所述CRC电路的其他抽头的每个的当前(时间t)输出。因此，在下面的等式2中示出了用于在当前(第t)时钟周期产生按照图2的上述电路的(最后)CRC比特的每个的生成表达式：

$p\left[0\right]\left(t\right)=\mathrm{Input}\left(t\right)\⊕p\left[7\right](t-1)$

p[1](t)＝p[0](t-1)

p[2](t)＝p[1](t-1)

p[3](t)＝p[2](t-1)                    [等式2]

p[4](t)＝p[3](t-1)

p[5](t)＝p[4](t-1)

$p\left[6\right]\left(t\right)=p\left[5\right](t-1)\⊕\mathrm{Input}\left(t\right)\⊕p\left[7\right](t-1)$

$p\left[7\right]\left(t\right)=p\left[6\right](t-1)\⊕\mathrm{Input}\left(t\right)\⊕p\left[7\right](t-1)$

当向所述电路输入最后的输入数据时，按照等式2来产生最后的CRC比特，并且将在发送端产生的r个CRC比特附加到n个数据比特，并且与其一起(并行)发送。

在本实施例中，因为发送和接收端按照HDMI标准来彼此通信，因此可以使用图1中所示的两个通道来并行发送数据，于是，在一个时钟周期中发送2比特的数据。因此，需要将在图2中假设的单通道串行通信系统中的CRC电路适配到多通道串行通信系统。

为此，在本实施例中，可以将等式2的CRC比特生成表达式修改如下。当一次一个比特地输入串行数据时，在诸如HDMI之类的并行通信系统中在单个时钟周期实际上并行输入2比特的数据。

所述并行输入数据可以按照输入数据的原始(串行)顺序被表达为数据对的序列，如serial_in(t)和serial_in(t+1)。

例如，当输入“0110”时，在第一时钟周期，分别通过第一和第二通道来初始并行地发送“0”和“1”，并且在下一个时钟周期，分别通过第一和第二通道来并行发送“1”和“0”。因此，对于在第一时钟周期输入的数据，“0”和“1”分别被表达为serial_in(t)和serial_in(t+1)，而当将输入数据的新表示应用到等式2时，结果如在下面的等式3中所示：

$p\left[0\right](t+1)=\mathrm{serial}\_\mathrm{in}\left(t\right)\⊕p\left[7\right]\left(t\right)$

p[1](t+1)＝p[0](t)

p[2](t+1)＝p[1](t)

p[3](t+1)＝p[2](t)                    [等式3]

p[4](t+1)＝p[3](t)

p[5](t+1)＝p[4](t)

$p\left[6\right](t+1)=p\left[5\right]\left(t\right)\⊕\mathrm{serial}\_\mathrm{in}(t+1)\⊕p\left[7\right]\left(t\right)$

$p\left[7\right](t+1)=p\left[6\right]\left(t\right)\⊕\mathrm{serial}\_\mathrm{in}(t+1)\⊕p\left[7\right]\left(t\right)$

当将等式2应用到等式3时，结果如在下面的等式4中所示。

[等式4]

$p\left[0\right](t+1)=\mathrm{serial}\_\mathrm{in}(t+1)\⊕p\left[6\right](t+1)\⊕\mathrm{serial}\_\mathrm{in}\left(t\right)\⊕p\left[7\right](t-1)$

$p\left[1\right](t+1)=\mathrm{serial}\_\mathrm{in}\left(t\right)\⊕p\left[7\right](t-1)$

p[2](t+1)＝p[0](t-1)

p[3](t+1)＝p[1](t-1)

p[4](t+1)＝p[2](t-1)

p[5](t+1)＝p[3](t-1)

$p\left[6\right](t+1)=p\left[4\right](t+1)\⊕\mathrm{serial}\_\mathrm{in}(t+1)\⊕p\left[6\right](t-1)\⊕\mathrm{serial}\_\mathrm{in}\left(t\right)\⊕p\left[7\right](t-1)$

$p\left[7\right](t+1)=p\left[5\right](t-1)\⊕\mathrm{serial}\_\mathrm{in}(t+1)\⊕p\left[6\right](t-1)$

图3示出了按照本发明的一个实施例的CRC电路。参见图3，所述CRC电路具体化和实现了等式4。因此，对于相对于输入并行数据延迟的时间(在此是t+1)，在硬件中实现CRC比特生成(多项式)表达式(等式1)。

如图3中所示，所述CRC电路包括多个模2加法器51-1到51-5和用于数据延迟的多个延迟单元(例如触发器)52-1到52-8。

下面进一步详细说明图3中所示的CRC电路。图3的CRC电路产生和输出构成CRC比特的第一到第八抽头比特P[0]-P[7]。为此，所述CRC电路包括第一到第五逻辑异或(exclusive logic sum)运算器51-1到51-5和第一到第八延迟单元(例如触发器)52-1到52-8。

第一逻辑异或运算器51-1执行第一和第二通道数据serial_in(t)和serial_in(t+1)与第八延迟比特的逻辑异或，并且输出逻辑异或的数据。第八延迟比特是第八延迟单元(例如触发器)52-8的输出信号，即第八抽头比特P[7]的延迟信号。

第二逻辑异或运算器51-2执行第一逻辑异或运算器51-1的输出信号与第七延迟比特的逻辑异或，以产生第一抽头比特P[0]。第七延迟比特是第七触发器52-7的输出信号，即第七抽头比特P[6]的延迟信号。

第三逻辑异或运算器51-3执行第一通道数据serial_in(t)与第八延迟比特、即第八触发器52-8的输出信号的逻辑异或，以产生第二抽头比特P[1]。

第一触发器52-1延迟第一抽头比特P[0]以产生第三抽头比特P[2]。第二触发器52-2延迟第二抽头比特P[1]以产生第四抽头比特P[3]。第三触发器52-3延迟第三抽头比特P[2]以产生第五抽头比特P[4]。第四触发器52-4延迟第四抽头比特P[3]以产生第六抽头比特P[5]。第五触发器52-5延迟第五抽头比特P[4]以产生第五延迟比特。第六触发器52-6延迟第六抽头比特P[5]以产生第六延迟比特。

第四逻辑异或运算器51-4执行第一逻辑异或运算器51-1的输出信号、第五延迟比特和第七延迟比特的逻辑异或，以产生第七抽头比特P[6]。第五逻辑异或运算器51-5执行第六延迟比特(第六触发器52-6的输出信号)、第七延迟比特(第七触发器52-7的输出信号)和第二通道数据(serial_in(t+1))的逻辑异或，以产生第八抽头比特P[7]。

因为可以将上述的计算电路架构适配到任何给定的CRC多项式和所有的多通道串行通信系统，甚至当并行输入的数据的数量增加时，在可以在可容许的范围内实际进行计算的同时由于模2加法器而导致的门延迟也增加。

在传统的单通道串行通信系统中，因为传统的CRC电路仅仅具有一个输入，在其中同时产生多个输入的多通道通信环境中，以更高(串行)的时钟频率，处理要首先处理的数据，而随后存储和处理其他数据。但是，因为并行发送在每个时钟周期中的数据，因此被存储的数据量随着时间流逝而增加，使得需要提高数据存储单元的存储容量。而且，当对于多通道通信使用与在单通道串行通信环境中使用的相同的时钟时，用于处理数据的时间如多通道数一样多地增加，使得CRC的处理比当完成数据发送时的点晚很多。

但是，按照在图3中所示的示例CRC电路的架构，因为通过首先执行数学计算而获得的所产生的表达式被实现到CRC电路中，因此使得有可能并行处理对于CRC电路的并行输入，并且不需要上述的存储单元，使得降低了整个电路的大小，并且可以降低或去除在通信期间产生的时延。

虽然已经参照本发明的优选实施例具体示出和说明了本发明，但本领域的技术人员会明白，在不脱离如权利要求限定的本发明的精神和范围的情况下，其中可以进行形式和细节上的各种改变。

如上所述，按照本发明，因为通过首先执行数学计算而获得的所产生的表达式被实现到CRC电路中，因此使得有可能并行处理CRC电路的并行输入，并且不需要存储并行输入数据的存储单元，使得降低了整个电路的大小，并且可以去除在通信期间产生的时延。在权利要求和上述的公开内容中，术语“模2加法器”当然指定和表示并且包括其公知的替代和等效，如模2加法器、模2减法器和异或(XOR)门。

Claims (16)

1.一种用于多通道通信系统的发送电路，包括：

循环冗余检查CRC电路，被配置为输出第一循环冗余检查CRC比特，该第一循环冗余检查CRC比特满足基于接收的N比特串行数据的多项式表达式P(x)=1+x⁶+x⁷+x⁸，N比特串行数据包括第一通道数据和第二通道数据，N是等于或大于2的整数；

发送部分，被配置为与循环冗余检查CRC电路耦合并经由多通道介质发送从循环冗余检查CRC电路输出的第一循环冗余检查CRC比特，

其中，循环冗余检查电路产生构成所述第一循环冗余检查CRC比特的第一、第二、第三、第四、第五、第六、第七和第八抽头比特，并且所述循环冗余检查电路包括：

多个触发器，被配置来延迟第七和第八抽头比特，并产生第七和第八延迟比特；

第一模2加法器，被配置来执行第一和第二通道数据和第八延迟比特的逻辑异或；

第二模2加法器，被配置来执行第一模2加法器的输出信号和第七延迟比特的逻辑异或，以产生第一抽头比特；

第三模2加法器，被配置来执行第一通道数据和第八延迟比特的逻辑异或，以产生第二抽头比特；

被配置来延迟第一抽头比特、并且产生第三抽头比特的第一触发器；

被配置来延迟第二抽头比特、并且产生第四抽头比特的第二触发器；

被配置来延迟第三抽头比特、并且产生第五抽头比特的第三触发器；

被配置来延迟第四抽头比特、并且产生第六抽头比特的第四触发器；

被配置来延迟第五抽头比特、并且产生第五延迟比特的第五触发器；

被配置来延迟第六抽头比特、并且产生第六延迟比特的第六触发器；

第四模2加法器，被配置来执行第一模2加法器的输出信号、第五延迟比特和第七延迟比特的逻辑异或，以产生第七抽头比特；以及

第五模2加法器，被配置来执行第六延迟比特、第七延迟比特和第二通道数据的逻辑异或，以产生第八抽头比特。

2.按照权利要求1的发送电路，还包括：

多个存储单元，它们被配置来存储接收的N比特串行数据，N是等于或大于2的整数，其中多个存储单元包括被配置为交替存储接收的N比特串行数据的第一和第二存储单元。

3.按照权利要求2的发送电路，其中

发送部分还被配置为选择性地并行发送包括从多个存储单元输出的数据比特和第一循环冗余检查CRC比特的多个比特。

4.按照权利要求2的发送电路，其中发送部分还被配置为根据HDMI标准经由多通道介质并行发送包括从多个存储单元输出的数据比特和第一循环冗余检查CRC比特的多个比特。

5.一种用于多通道通信系统的接收电路，包括：

循环冗余检查CRC电路，被配置为输出第二循环冗余检查CRC比特，该第二循环冗余检查CRC比特满足基于接收的包括第一通道数据和第二通道数据的多个比特的多项式表达式P(x)=1+x⁶+x⁷+x⁸；

确定部分，被配置为从多通道介质接收的多个比特中的第一循环冗余检查CRC比特，并通过比较第一循环冗余检查CRC比特的至少一个比特与第二循环冗余检查CRC比特的至少一个比特来确定错误，

其中，所述循环冗余检查电路产生构成所述第二循环冗余检查CRC比特的第一、第二、第三、第四、第五、第六、第七和第八抽头比特，并且所述循环冗余检查电路包括：

多个触发器，被配置来延迟第七和第八抽头比特，并产生第七和第八延迟比特；

第一模2加法器，被配置来执行第一和第二通道数据和第八延迟比特的逻辑异或；

第二模2加法器，被配置来执行第一模2加法器的输出信号和第七延迟比特的逻辑异或，以产生第一抽头比特；

第三模2加法器，被配置来执行第一通道数据和第八延迟比特的逻辑异或，以产生第二抽头比特；

被配置来延迟第一抽头比特、并且产生第三抽头比特的第一触发器；

被配置来延迟第二抽头比特、并且产生第四抽头比特的第二触发器；

被配置来延迟第三抽头比特、并且产生第五抽头比特的第三触发器；被配置来延迟第四抽头比特、并且产生第六抽头比特的第四触发器；

被配置来延迟第五抽头比特、并且产生第五延迟比特的第五触发器；

被配置来延迟第六抽头比特、并且产生第六延迟比特的第六触发器；

第四模2加法器，被配置来执行第一模2加法器的输出信号、第五延迟比特和第七延迟比特的逻辑异或，以产生第七抽头比特；以及

第五模2加法器，被配置来执行第六延迟比特、第七延迟比特和第二通道数据的逻辑异或，以产生第八抽头比特。

6.按照权利要求5的接收电路，还包括：

多个存储单元，它们被配置来存储从多通道介质接收的多个比特中的并行数据。

7.按照权利要求6的接收电路，还包括：

开关，被配置为串行输出并行数据。

8.按照权利要求7的接收电路，其中确定部分被配置为：如果第一循环冗余检查CRC比特的至少一个比特不等于第二循环冗余检查CRC比特的至少一个比特，则检测到错误。

9.按照权利要求6的接收电路，其中经由多通道介质接收的多个比特是基于HDMI标准的。

10.一种多通道通信系统，包括：

发送电路，包括：

第一循环冗余检查CRC电路，包括多个模2加法器和触发器，被配置为输出第一循环冗余检查CRC比特，该第一循环冗余检查CRC比特满足基于经由接收的N比特串行数据的多项式表达式P(x)=1+x⁶+x⁷+x⁸，N比特串行数据包括第一通道数据和第二通道数据，N是等于或大于2的整数；以及

发送部分，被配置为经由多通道介质发送从第一循环冗余检查CRC电路输出的第一循环冗余检查CRC比特，

接收电路，包括：

第二循环冗余检查CRC电路，包括多个模2加法器和触发器，被配置为输出第二循环冗余检查CRC比特，该第二循环冗余检查CRC比特满足基于接收的多个比特的多项式表达式P(x)=1+x⁶+x⁷+x⁸；以及

确定部分，被配置为从多通道介质接收多个比特中的第一循环冗余检查CRC比特，并通过比较第一循环冗余检查CRC比特的至少一个比特与第二循环冗余检查CRC比特的至少一个比特来确定错误，

所述第一循环冗余检查CRC电路产生构成所述第一循环冗余检查CRC比特的第一、第二、第三、第四、第五、第六、第七和第八抽头比特，

所述第二循环冗余检查CRC电路产生构成所述第二循环冗余检查CRC比特的第一、第二、第三、第四、第五、第六、第七和第八抽头比特，

其中第一循环冗余检查CRC电路和第二循环冗余检查CRC电路彼此相同，

所述第一循环冗余检查CRC电路和所述第二循环冗余检查CRC电路的每一个包括：

多个触发器，被配置来延迟第七和第八抽头比特，并产生第七和第八延迟比特；

第一模2加法器，被配置来执行第一和第二通道数据和第八延迟比特的逻辑异或；

第二模2加法器，被配置来执行第一模2加法器的输出信号和第七延迟比特的逻辑异或，以产生第一抽头比特；

第三模2加法器，被配置来执行第一通道数据和第八延迟比特的逻辑异或，以产生第二抽头比特；

被配置来延迟第一抽头比特、并且产生第三抽头比特的第一触发器；

被配置来延迟第二抽头比特、并且产生第四抽头比特的第二触发器；

被配置来延迟第三抽头比特、并且产生第五抽头比特的第三触发器；被配置来延迟第四抽头比特、并且产生第六抽头比特的第四触发器；

被配置来延迟第五抽头比特、并且产生第五延迟比特的第五触发器；

被配置来延迟第六抽头比特、并且产生第六延迟比特的第六触发器；

第四模2加法器，被配置来执行第一模2加法器的输出信号、第五延迟比特和第七延迟比特的逻辑异或，以产生第七抽头比特；以及

第五模2加法器，被配置来执行第六延迟比特、第七延迟比特和第二通道数据的逻辑异或，以产生第八抽头比特。

11.按照权利要求10的系统，其中发送电路还包括多个存储单元，它们被配置来存储N比特串行数据，其中多个存储单元包括被配置为交替存储N比特串行数据的第一和第二存储单元。

12.按照权利要求11的系统，其中发送电路还被配置为并行发送包括从多个存储单元输出的数据比特和第一循环冗余检查CRC比特的多个比特。

13.按照权利要求10的系统，其中每一个触发器输出一个循环冗余检查CRC比特。

14.按照权利要求10的系统，其中接收电路还包括：

多个存储单元，它们被配置来存储从多通道介质接收的多个比特中的并行数据。

15.按照权利要求14的系统，其中接收电路还包括：开关，被配置为串行输出并行数据。

16.按照权利要求10的系统，其中第一模2加法器、第二模2加法器、第三模2加法器、第四模2加法器、第五模2加法器中的任意一个或几个被模2减法器或异或XOR门替代。

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