CN102194735B - 一种形成通孔的方法 - Google Patents
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Abstract
本发明提供了一种形成通孔的方法，包括提供前端器件层；在前端器件层的表面沉积刻蚀停止层；在刻蚀停止层的表面形成层间介质层；在层间介质层的表面形成硬掩膜层；在硬掩膜层的表面形成抗反射层；在所述抗反射层的表面形成光刻胶层；采用曝光显影工艺，形成具有开口图案的光刻胶层；对具有开口图案的光刻胶层进行等离子体放电处理；以具有开口图案的光刻胶层为掩膜，依次刻蚀抗反射层、硬掩膜层和层间介质层，直到刻蚀到刻蚀停止层为止。根据本发明，能够解决由于光刻胶开口处残余物的存在导致刻蚀后形成的通孔的关键尺寸与设定值不一致的问题。
Description
技术领域
本发明涉及半导体制造工艺，特别涉及形成通孔的方法。
背景技术
集成电路制造工艺是一种平面制作工艺，其结合光刻、刻蚀、沉积、离子注入等多种工艺，在同一衬底上形成大量各种类型的复杂器件，并将其互相连接以具有完整的电子功能，其中，任何一步工艺出现偏差，都可能会导致电路的性能参数偏离设计值。
以通孔的形成方法为例，半导体制作过程中常需要制作大量的通孔，以在两层以上的导电层中形成互连线。通孔的形成质量对于电路的性能影响很大，尤其对于65nm以下工艺，如果其工艺结果出现偏差，将会导致电路的电性能变差，严重时器件将不能正常工作。
现有的工艺中，形成通孔的方法如图1A至1B所示。
如图1A所示，首先在衬底101上沉积一层刻蚀停止层102，在65nm以下工艺中，该刻蚀停止层102通常会采用碳化硅。在刻蚀停止层102上沉积介质层103，该层要求为低k(介电常数)的介质材料层，通常可以是利用化学气相沉积(CVD)方法形成的氧化硅材料。在介质层103的表面形成硬掩膜层104，在硬掩膜层104的表面形成底部抗反射涂层105，然后在该底部抗反射涂层105的表面涂敷一层光刻胶层，通过曝光显影方法形成具有图案的光刻胶层106。
如图1B所示，以光刻胶层106为掩膜，依次刻蚀底部抗反射层105、硬掩膜层104和介质层103，直到刻蚀停止层102为止，形成通孔107。然后采用灰化工艺去除光刻胶层106和底部抗反射层105。
上述形成通孔的方法可参考申请号为200710094539.8的专利申请。
但是这种传统的形成通孔的方法会存在一定的问题。这是由于传统的光刻胶图案化工艺中，在图案化的光刻胶层的开口处，常容易见到有光刻胶及/或曝光显影不完全的残余物的存在。即，在光刻胶图案形成的过程中，常会在开口处留下残余物，这些残余物会窄化光刻胶开口，如图2中的201所示，由于残留物的存在，201区域的光刻胶显示出的开口的尺寸明显小于其它开口的尺寸，这样以201区域的光刻胶层为掩膜所刻蚀出的通孔的尺寸就会小于其它通孔的尺寸，使刻蚀后形成的通孔的关键尺寸小于设定值。另外传统工艺中还会出现的问题是刻蚀后的通孔的关键尺寸与显影后的光刻胶图案的关键尺寸的差值过大，即刻蚀偏差过大。这样，即使显影后光刻胶的开口的尺寸达到预设值，刻蚀偏差过大也会使得刻蚀后的通孔的关键尺寸与预设值不一致，这样很有可能导致整个半导体器件的报废，降低产品的良品率。
传统工艺中，解决这种显影后图案化的光刻胶的开口处有残余物存在导致刻蚀后形成的通孔的关键尺寸与设定值不一致的问题，通常采用扩大ADI(显影后检测)CD的方法，但是这种方法的改善效果并不明显。因此，需要一种新的方法，能够有效解决图案化的光刻胶的开口处有残余物存在的问题，使得通孔的关键尺寸与设计值一致。进一步地，还可以解决刻蚀偏差过大的问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
本发明提供了一种形成通孔的方法，包括：提供前端器件层；在所述前端器件层的表面沉积刻蚀停止层；在所述刻蚀停止层的表面形成层间介质层；在所述层间介质层的表面形成硬掩膜层；在所述硬掩膜层的表面形成抗反射层；在所述抗反射层的表面形成光刻胶层；采用曝光显影工艺，形成具有开口图案的光刻胶层；对所述具有开口图案的光刻胶层进行等离子体放电处理；以所述具有开口图案的光刻胶层为掩膜，依次刻蚀所述抗反射层、所述硬掩膜层和所述层间介质层，直到刻蚀到所述刻蚀停止层为止。这样可以有效解决显影后图案化的光刻胶的开口处有残余物存在从而导致刻蚀后通孔的关键尺寸与设定值不一致的问题。
优选地，所述抗反射层是底部抗反射层或者包括形成于所述硬掩膜层上的第一底部抗反射层、形成于所述第一底部抗反射层上面的低温氧化层以及形成于所述低温氧化层上面的第二底部抗反射层。
优选地，所述等离子放电处理为先采用N2和H2的混合气体进行放电处理再单独采用N2进行放电处理。
优选地，所述混合气体中N2的流速为10～100sccm，H2的流速为50～200sccm，放电功率为200～1000W，放电时间为10～25秒。
优选地，所述单独采用的N2的流速为20～100sccm，放电功率为200～500W，放电时间为10～25秒。
优选地，所述等离子体放电处理采用氧气进行放电处理。
优选地，所述等离子放电处理采用氧气的流速为10～100sccm，放电功率为200～500W，放电时间为10～30秒。
优选地，刻蚀所述硬掩膜层采用氧气进行刻蚀。
优选地，刻蚀所述硬掩膜层采用的氧气的流速为10～25sccm，此处所采用的氧气的流速较大，可减小刻蚀偏差。
根据本发明，能够提高半导体器件的整体性能，提高半导体器件的良品率。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，
图1A至图1B是传统的形成通孔的剖面结构示意图；
图2是由于图案化的光刻胶的开口处有残余物存在窄化光刻胶开口的示意图；
图3A至3C是根据本发明的一个方面的一个实施例形成具有通孔半导体器件的剖面结构示意图；
图4是根据本发明一个方面的实施例制作通孔的工艺流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员来说显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
为了彻底了解本发明，将在下列的描述中提出详细的步骤，以便说明本发明是如何采用新的工艺来制作通孔。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
为了克服传统工艺中图案化的光刻胶的开口处有残余物导致刻蚀后通孔的关键尺寸与设定值不一致的问题，采用了本发明的方法来制作通孔。根据本发明一个方面的一个实施例如图3A至图3C所示。
如图3A所示，提供前端器件层301，该前端器件层301包括前序工艺中所形成的器件结构层，例如金属互连结构层等。具体的举例为导线层形成于前端器件层301内，导线层是需要引出到器件表面的金属层，例如铜。在前端器件层301的表面形成刻蚀停止层302，材料可以选择为氮化硅，形成方式可以选择为CVD(化学气相沉积)法。在刻蚀停止层302的表面形成层间介质层303，材料可以是但不限于氧化硅、碳化硅、氮化硅、碳硅氧化合物、掺氮碳化硅中的一种或其组合。在层间介质层303的表面形成硬掩膜层304，材料可以是采用TEOS(四乙基正硅酸盐)为源气体的二氧化硅，形成方式可以是CVD。该硬掩膜层304可以作为后续工艺中的金属间的扩散阻挡层，也可以作为形成通孔过程中的刻蚀阻挡层，以避免刻蚀工艺中对层间介质层303的损伤。接着，在硬掩膜层304的表面形成抗反射层305。该抗反射层可以是单独的底部抗反射层(BARC)，也可以包括形成于硬掩膜层304上面的第一底部抗反射层、形成于第一底部抗反射层上面的低温氧化层(LTO)以及形成于低温氧化层上面的第二底部抗反射层。这是由于，如果要制作尺寸较小又较深的通孔时，光刻胶的厚度不够，如果在形成通孔以前光刻胶就被完全刻蚀掉的话就不能精确地形成通孔了，所以要采用后面的一种结构的抗反射层，用以形成尺寸较小又较深的通孔。最后，在抗反射层305的表面涂敷光刻胶层306。
如图3B所示，对光刻胶层306进行曝光显影等工艺，形成具有图案的光刻胶层，即拥有开口307的光刻胶层306’。接着采用等离子体放电处理方法对开口307进行残余物的处理。优选地，先采用N2和H2的混合气体进行等离子体放电处理，其中N2的流速为10～100sccm，H2的流速为50～200sccm，放电功率为200～1000W，放电时间为10～25秒。接着采用N2进行等离子体放电处理，N2的流速为20～100sccm，放电功率为200～500W，放电时间为10～25秒。其中，sccm是标准状态下，也就是1个大气压、25摄氏度下每分钟1立方厘米(1ml/min)的流量。先采用N2和H2的混合气体再单独采用N2对具有开口图案的光刻胶进行等离子体放电处理，能够有效去除残留在开口307的光刻胶等残余物，使得显影后光刻胶开口的关键尺寸达到设定值，避免对后续工艺形成通孔造成影响。可选地，还可以采用氧气对开口307进行等离子体放电处理，例如氧气的流速为10～100sccm，放电功率为200～500W，放电时间为10～30秒。
如图3C所示，以光刻胶层306’为掩膜，依次刻蚀抗反射层305、硬掩膜层304以及层间介质层303，直到刻蚀到所述刻蚀停止层302为止，形成通孔308。其中，对硬掩膜层304进行刻蚀的过程中，优选地采用氧气进行刻蚀，氧气的流速10～25sccm，优选地采用15sccm。此处所采用的氧气流速较大，能够减小刻蚀偏差。最后采用灰化方法剥离剩余的光刻胶层306’以及抗反射层305。本领域的技术还可以采用其它公知的技术来去除光刻胶层306’以及抗反射层305。
根据本发明，采用等离子体放电对具有开口图案的光刻胶进行处理，优选地可先采用N2和H2的混合气体再单独采用N2对具有开口图案的光刻胶进行等离子体放电处理，以便去除残留在开口307的光刻胶等残余物，使得显影后光刻胶开口的关键尺寸达到设定值，避免对后续工艺形成通孔造成影响，即不会出现传统工艺中刻蚀后通孔的关键尺寸与设定值不一致的问题。可选地，还可以采用氧气对具有开口图案的光刻胶进行等离子体放电处理。在对硬掩膜层304进行图案化的过程中，采用具有较大流速的氧气进行刻蚀，可以减小刻蚀偏差，这是由于刻蚀偏差会随着氧气流速的增大而减小。
图4的流程图示出了根据本发明一个方面的实施例的制作通孔的工艺流程图。在步骤401中，提供前端器件层。在步骤402中，在前端器件层的表面沉积刻蚀停止层。在步骤403中，在刻蚀停止层的表面形成层间介质层，在层间介质层的表面形成硬掩膜层，在硬掩膜层的表面形成抗反射层，在抗反射层的表面形成光刻胶层。在步骤404中，采用曝光显影方法，形成具有开口图案的光刻胶层。在步骤405中，对具有开口图案的光刻胶层进行等离子体放电处理。优选地，先采用N2和H2的混合气体进行等离子体放电处理，再采用N2进行等离子体放电处理。或者采用氧气进行等离子体放电处理。在步骤406中，以具有开口图案的光刻胶层为掩膜，依次刻蚀抗反射层、硬掩膜层和层间介质层，直到刻蚀到刻蚀停止层为止，形成通孔。其中，优选地对硬掩膜层进行刻蚀时采用较大流速的氧气进行刻蚀。在步骤407中，去除具有开口图案的光刻胶层以及抗反射层。
具有根据如上所述的实施例制造的通孔的半导体器件可应用于多种集成电路(IC)中。根据本发明的IC例如是存储器电路，如随机存取存储器(RAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、静态RAM(SRAM)、或只读存储器(ROM)等等。根据本发明的IC还可以是逻辑器件，如可编程逻辑阵列(PLA)、专用集成电路(ASIC)、合并式DRAM逻辑集成电路(掩埋式DRAM)、射频器件或任意其他电路器件。根据本发明的IC芯片可用于例如用户电子产品，如个人计算机、便携式计算机、游戏机、蜂窝式电话、个人数字助理、摄像机、数码相机、手机等各种电子产品中，尤其是射频产品中。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (6)
1.一种形成通孔的方法，包括：
提供前端器件层；
在所述前端器件层的表面沉积刻蚀停止层；
在所述刻蚀停止层的表面形成层间介质层；
在所述层间介质层的表面形成硬掩膜层；
在所述硬掩膜层的表面形成抗反射层；
在所述抗反射层的表面形成光刻胶层；
采用曝光显影工艺，形成具有开口图案的光刻胶层；
对所述具有开口图案的光刻胶层进行等离子体放电处理，以使所述光刻胶层的开口图案的关键尺寸达到设定值，其中，所述等离子体放电处理为先采用N2和H2的混合气体进行放电处理再单独采用N2进行放电处理；
以所述具有开口图案的光刻胶层为掩膜，依次刻蚀所述抗反射层、所述硬掩膜层和所述层间介质层，直到刻蚀到所述刻蚀停止层为止。
2.如权利要求1所述的方法，其特征在于，所述抗反射层是底部抗反射层或者包括形成于所述硬掩膜层上的第一底部抗反射层、形成于所述第一底部抗反射层上面的低温氧化层以及形成于所述低温氧化层上面的第二底部抗反射层。
3.如权利要求1所述的方法，其特征在于，所述混合气体中N2的流速为10～100sccm，H2的流速为50～200sccm，放电功率为200～1000W，放电时间为10～25秒。
4.如权利要求1所述的方法，其特征在于，所述单独采用的N2的流速为20～100sccm，放电功率为200～500W，放电时间为10～25秒。
5.一种具有包含如权利要求1所述的方法形成的通孔的半导体器件的集成电路，其中所述集成电路选自动态随机存取存储器、同步随机存取存储器、静态随机存取存储器、只读存储器、可编程逻辑阵列、专用集成电路和射频器件。
6.一种具有包含如权利要求1所述的方法形成的通孔的半导体器件的电子设备，其中所述电子设备选自个人计算机、游戏机、蜂窝式电话、个人数字助理、摄像机和数码相机。
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| CN101140874A (zh) * | 2006-09-04 | 2008-03-12 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件栅极的制造方法 |
| CN101312150A (zh) * | 2007-05-21 | 2008-11-26 | 中芯国际集成电路制造(上海)有限公司 | 双镶嵌结构的形成方法 |
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| CN102194735A (zh) | 2011-09-21 |
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