CN102194698B - 半导体元件的形成方法 - Google Patents
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Abstract
本发明提供在半导体元件的制造过程中移除硬掩模的方法，该方法包括如下步骤：于基底上的结构之上形成保护层，例如为底部抗反射涂层或其他介电层，并沿着结构的侧边形成间隙壁。在一实施例中，这些结构为栅极电极，具有硬掩模形成于其上，以及间隙壁沿着栅极电极的侧边形成。在保护层之上形成光致抗蚀剂层，且光致抗蚀剂层可以被图案化，以移除在部分保护层上的光致抗蚀剂层的一部分，之后进行回蚀工艺，使得邻接间隙壁的保护层残留以保护间隙壁，然后当保护层保护间隙壁时移除硬掩模。本发明有利于形成的元件的操作。
Description
技术领域
本发明涉及一种半导体元件，尤其涉及一种在半导体元件的形成期间，硬掩模的移除。
背景技术
一些半导体元件，例如晶体管，其包含一层或多层的结构覆盖在介电层上，例如晶体管通常可借由沉积介电层，以及形成一层或多层的栅极层在介电层之上而形成。硬掩模层形成于一层或多层的栅极层上，之后，硬掩模层以及一层或多层的栅极层会被图案化，形成栅极结构。在栅极结构的相反侧注入离子而形成源极/漏极区，为了在源极/漏极区产生各种掺杂轮廓，屡次地使用间隙壁。借由顺应性地沉积介电层，以及各向异性蚀刻工艺的进行，可沿着栅极结构的侧边形成间隙壁，因此，当沿着栅极结构的侧边留下间隙壁时，会从基底的平坦区移除介电层。间隙壁存在于其他物体之间，可保护位于栅极层底下的介电层。
在栅极结构形成之后，硬掩模层通常被移除，为了移除硬掩模层，在栅极结构上形成光致抗蚀剂层，并且当光致抗蚀剂层的残留部分保护间隙壁、隔绝区(例如浅沟槽隔绝区、场氧化区或类似的区)以及源极/漏极区时，进行回蚀工艺以暴露出硬掩模层，一旦硬掩模层暴露出来，就会被蚀刻攻击。
然而，在回蚀工艺期间，沿着栅极结构侧边的光致抗蚀剂材料可能会被凹陷过深，因此当移除硬掩模层时，一部分的介电层可能会被暴露出来并受损，而对于形成的元件的操作造成不利的影响。
发明内容
在此所揭示的实施例提供一种移除硬掩模的方法，其通常可以降低、解决或防止上述问题或其他问题的发生，并且通常可达到技术上的优点。
在一实施例中，提供移除掩模层的方法，例如在栅极电极上的掩模。在此实施例中，栅极电极覆盖于栅极介电层上，并且掩模覆盖于栅极电极上，间隙壁可沿着栅极电极的侧边形成。保护层例如为底部抗反射涂层或其他介电层，在栅极电极之上形成，光致抗蚀剂层在保护层之上形成，并且光致抗蚀剂层可以被图案化，以移除在部分的保护层之上的光致抗蚀剂层的一部分。之后，进行回蚀工艺，使得邻接间隙壁的保护层残留，其大抵上保护栅极介电层以及/或间隙壁。然后，当光致抗蚀剂层的残留部分保护间隙壁以及/或栅极介电层时，将掩模层移除。
在此所揭示的移除硬掩模的方法，其能够移除硬掩模且不会对形成的元件的操作造成不利的影响。
为了让本发明的上述目的、特征、及优点能更明显易懂，以下配合附图，作详细说明如下：
附图说明
图1至图4显示依据一实施例，在半导体元件的制造过程中，移除掩模层的各工艺步骤。
其中，附图标记说明如下：
102～基底；110～栅极绝缘层；112～栅极电极；114～硬掩模；120、122、124、126～晶体管；132～间隙壁；201～位于晶体管126上方的区域；202～保护层；204～光致抗蚀剂层。
具体实施方式
以下详述各实施例的制造与使用，然而，可以理解的是，这些实施例提供许多可实施的发明概念，其可以应用在各种不同的特定背景中，在此所讨论的特定实施例仅用于说明这些实施例的制造与使用的特定方式，并非用以限定揭示的范围。
在此所描述的实施例涉及掩模层与光致抗蚀剂掩模的结合使用，以达到移除硬掩模的目的。如下所述，在此所揭示的实施例是关于当侧壁间隙壁受到保护时，场效应晶体管的栅极电极上方的硬掩模的移除。然而，在其他情况下也可以使用其他实施例。例如，其他实施例可以用在关于鳍式场效应晶体管(Fin field-effect transistor；FinFET)、电阻器、熔线元件、电容器或其他任何结构上，当移除一层或多层时，用以保护一表面。在说明书全部的示意图以及实施例中，使用相似的标号来标示相似的元件。
图1至图4显示依据一实施例，半导体元件的制造方法的实施例。首先参阅图1，依据一实施例，基底102的一部分具有晶体管120-126形成于其上，基底102可包括巨块硅(bulk silicon)基底，掺杂或未掺杂的基底。在其他实施例中，基底102可以是半导体覆盖绝缘层(semiconductor-on-insulator；SOI)基底的有源层(active layer)，一般而言，SOI基底包括一层半导体材料，例如硅，形成于绝缘层上。绝缘层可以是埋藏氧化层(buried oxide；BOX)或氧化硅(silicon oxide)层。在基底上提供绝缘层，基底通常为硅或玻璃基底，其他的基底例如多层或梯度渐变(gradient)的基底也可以使用。
如图1所示，本领域技术人员当可了解，晶体管120-126可具有不同的尺寸，其取决于半导体元件所想要的目的与操作特性。例如，当其他晶体管120、122及124相对于晶体管126的栅极长度具有较小的栅极长度，例如约240nm或更小的栅极长度时，晶体管126可具有相对大的栅极长度，例如约800nm的栅极长度。此外，其他的尺寸也可以使用。
在图1的实施例中，每个晶体管120-126包括例如栅极绝缘层110、栅极电极112以及硬掩模114。栅极绝缘层110可以是高介电常数介电材料，例如氮氧化硅(silicon oxynitride)、氮化硅(silicon nitride)、氧化物(oxide)、含氮的氧化物(nitrogen-containing oxide)、前述的组合或类似的材料。栅极绝缘层110可具有例如大于约4的相对电容率(relative permittivity)，此材料的其他例子包含氧化铝(aluminum oxide)、氧化镧(lanthanum oxide)、氧化铪(hafnium oxide)、氧化锆(zirconium oxide)、氮氧化铪(hafnium oxynitride)或前述的组合。在一些实施例中，栅极绝缘层110可以是复合层，例如一层高介电常数介电材料与一层氧化层的组合。栅极绝缘层110可借由任何合适的工艺形成，例如湿式或干式热氧化工艺，栅极绝缘层110的厚度例如可约为
至约
栅极电极112可包括导电材料，例如金属(如钽(tantalum)、钛(titanium)、钼(molybdenum)、钨(tungsten)、铂(platinum)、铝(aluminum)、铪(hafnium)或钌(ruthenium))、金属硅化物(如硅化钛(titanium silicide)、硅化钴(cobaltsilicide)、硅化镍(nickel silicide)或硅化钽(tantalum silicide))、掺杂的多晶硅、其他导电材料或前述的组合。在一实施例中，可先沉积非晶硅然后再结晶，以产生多晶硅。在一实施例中，栅极电极112为多晶硅，可借由热沉积工艺沉积掺杂或未掺杂的多晶硅而形成栅极电极112，其厚度范围可约为
至约
硬掩模114可包括任何合适的材料，其在后续工艺期间保护位于下方的栅极电极112。在一实施例中，硬掩模114包括氧化物或氮化物，例如氧化硅(silicon oxide)、氮氧化硅(silicon oxynitride)、氮化硅(silicon nitride)或类似的材料，可经由低压化学气相沉积(LPCVD)步骤或等离子体增强型化学气相沉积(PECVD)步骤沉积而成，其厚度范围可约为
至约
另外，也可以使用多层的硬掩模，例如二氧化硅与氮化硅的多层结构。再者，也可以使用其他的材料，例如金属、金属氮化物、金属氧化物或类似的材料，并且也可使用其他的材料与其他的厚度。
栅极绝缘层110、栅极电极112以及硬掩模114可借由沉积全面性的覆盖层，并且使用本领域所熟知的微影技术将全面性的覆盖层图案化而形成。一般而言，微影技术包含沉积光致抗蚀剂材料，然后对光致抗蚀剂材料提供掩模、曝光以及显影。在光致抗蚀剂掩模图案化之后，可进行蚀刻工艺，以移除栅极介电材料与栅极电极材料不想要的部分，形成如图1所示的栅极绝缘层110与栅极电极112。在一实施例中，栅极电极材料为多晶硅，并且栅极介电材料包含氧化物与高介电常数介电材料，蚀刻工艺可以是湿式或干式、各向异性或各向同性的蚀刻工艺。
值得注意的是，在不同晶体管之间，硬掩模114的厚度可以变化。例如，在较小的晶体管，如晶体管120与122之上的硬掩模层114可以较薄。这是因为在硬掩模114与栅极电极112图案化的蚀刻工艺期间，晶体管120的密度与尺寸所造成的负载效应(loading effect)所导致，其造成在较小晶体管之上的硬掩模114比其他晶体管之上的硬掩模更容易被蚀刻。
在一实施例中，间隙壁132沿着栅极电极112的侧边形成，间隙壁132可借由沉积并图案化介电层而形成，例如使用热沉积技术形成一层氮化硅层(silicon nitride；Si3N4)，另外，也可以使用其他材料，例如氧化物、含氮层(如SixNy或氮氧化硅(silicon oxynitride；SiOxNy))或前述的组合。在一实施例中，此介电层的厚度约为
至约
在一实施例中，此介电层为Si3N4。间隙壁132可借由各向异性的干蚀刻工艺而图案化。
以上所提供的特定结构、尺寸与材料仅用于举例说明，不同的元件、材料以及尺寸也可以使用。此外，元件中也可存在其他额外的结构，例如也可以使用在具有应力层、源极/漏极区、额外的间隙壁/衬层以及类似的结构的元件中。
值得注意的是，这些实施例可以用在前栅极(gate-first)以及/或后栅极(gate-last)工艺。前栅极工艺为栅极电极在源极/漏极区形成之前形成的工艺；后前栅极工艺为当形成源极/漏极时，使用伪栅极电极，并且在源极/漏极区形成之后，以最终的栅极电极取代伪栅极电极的工艺。
保护层202以及光致抗蚀剂层204在基底102之上形成，保护层202可以是底部抗反射涂层(bottom anti-reflective coating；BARC)，一般而言，BARC层是用在图案化覆盖的光致抗蚀剂层204期间，借此避免或降低光线反射。在此实施例中，BARC层在移除硬掩模114期间，作为改善光致抗蚀剂负载效应并且保护间隙壁132之用。BARC层可借由旋转涂布合适的材料而形成，例如包含碳、氧以及/或氮的有机高分子。然而，值得注意的是，也可使用其他的介电材料。
本领域技术人员当可理解，保护层202的厚度可基于在其他物件之上、之中而变化，也可基于其下方结构的尺寸(如晶体管120-126的尺寸)、图案密度、保护层202与光致抗蚀剂层204之间相对的蚀刻速率、以及其他类的原因而变化。其结果为，在晶体管120与122之上的保护层202与在较大的晶体管124与126之上的保护层202可具有不同的厚度。之后，光致抗蚀剂层204可借由例如在保护层上的旋转涂布工艺形成。在一实施例中，保护层202相对于光致抗蚀剂层204的蚀刻速率约为1∶1，所形成的光致抗蚀剂层204的厚度约为
值得注意的是，保护层202与光致抗蚀剂层204的厚度可依据用于保护层202与光致抗蚀剂层204的材料的相对蚀刻速率而调整，使得蚀刻之后所残留的保护层202可以具有足够的厚度。
参阅图2，将光致抗蚀剂层204图案化，如上所述，覆盖在较大的广阔区域或较密集图案上的保护层202的厚度可能较厚，其结果为，光致抗蚀剂层204可以被图案化，以使得光致抗蚀剂层204从保护层202较厚的区域上被移除，例如，如图2所示，在位于晶体管126上方的区域201的光致抗蚀剂层204可以被移除。然而，值得注意的是，光致抗蚀剂层204可以被图案化，使得光致抗蚀剂层204直接残留在晶体管126的硬掩模114的边缘上方。在此方法中，较容易避免保护层202沿着晶体管126的侧壁凹陷，并因此而暴露出邻接晶体管126的间隙壁132。
图3显示图案化光致抗蚀剂层204与保护层202的回蚀工艺，在一实施例中，回蚀工艺为选定时间的干蚀刻工艺，例如为氧气等离子体灰化(O2plasma ashing)工艺。在此实施例中，图案化的光致抗蚀剂层204的光致抗蚀剂材料被各向同性地蚀刻，使得图案化的光致抗蚀剂层204被侧向地与水平地蚀刻，并且保护层202被各向异性地蚀刻，使得大部分的保护层202被垂直地蚀刻，此工艺的结果为，光致抗蚀剂材料被移除，且保护层202被回蚀，但还是保护住间隙壁132的基本部分。
之后，如图4所示，依据一实施例，硬掩模114被移除，可使用例如干式蚀刻工艺或其他合适的工艺移除硬掩模114。值得注意的是，当移除硬掩模114的工艺进行时，保护层202的残留部分大抵上覆盖间隙壁132，并且因此而保护栅极绝缘层110，避免被硬掩模的移除工艺过度地损坏。
之后，可使用例如干式蚀刻工艺，如氧气等离子体灰化工艺移除保护层202的残留部分，接着可进行适用于特定应用的金属化层与后段工艺(back-end-of-line；BEOL)的工艺技术。例如，可形成封装体，进行单一化工艺以分离单一的芯片，进行晶片级或芯片级堆叠，以及进行类似的工艺。然而，值得注意的是，这些实施例可用于许多不同的情况。
虽然本发明已揭示较佳实施例如上，然而其并非用以限定本发明，本领域技术人员当可了解，在不脱离本发明的精神和范围内，当可做些许更动与润饰。因此，本发明的保护范围当视随附的权利要求所界定的范围为准。
Claims (8)
1.一种半导体元件的形成方法，包括：
提供一基底；
形成一栅极介电层在该基底上，以及一栅极电极在该栅极介电层之上；
形成一掩模层在该栅极电极之上；
沿着该栅极电极的侧边形成间隙壁；
形成一保护层在该基底与该掩模层之上；
形成一光致抗蚀剂层在该保护层之上；
图案化该光致抗蚀剂层，使得该光致抗蚀剂层残留在该掩模层的边缘上方，暴露出在该栅极电极之上的该保护层的一部分；
移除该光致抗蚀剂层与该保护层的一部分，借此暴露出该掩模层，在该移除步骤之后，该保护层残留在该间隙壁的侧壁上；
在移除该光致抗蚀剂层与该保护层的该部分之后，移除该掩模层；以及
移除该保护层残留的部分。
2.如权利要求1所述的半导体元件的形成方法，其中该保护层为底部抗反射涂层。
3.如权利要求1所述的半导体元件的形成方法，其中形成该保护层的步骤至少一部分借由旋转涂布法进行。
4.如权利要求1所述的半导体元件的形成方法，其中移除该保护层残留的部分的步骤至少一部分借由干式蚀刻工艺进行。
5.如权利要求4所述的半导体元件的形成方法，其中该干式蚀刻工艺为氧气等离子体灰化工艺。
6.如权利要求1所述的半导体元件的形成方法，其中移除该光致抗蚀剂层与该保护层的该部分的步骤是借由单一且连续的蚀刻工艺进行。
7.如权利要求1所述的半导体元件的形成方法，其中该掩模层包括二氧化硅。
8.如权利要求1所述的半导体元件的形成方法，其中该间隙壁包括氮化硅。
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