CN102169829A - 防止接触孔金属伸入栅极的集成电路结构及其方法 - Google Patents
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- 229910052751 metal Inorganic materials 0.000 title claims abstract description 138
- 239000002184 metal Substances 0.000 title claims abstract description 138
- 238000000034 method Methods 0.000 title claims abstract description 92
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 109
- 229920005591 polysilicon Polymers 0.000 claims abstract description 109
- 239000000758 substrate Substances 0.000 claims abstract description 38
- 230000005669 field effect Effects 0.000 claims description 73
- 238000000151 deposition Methods 0.000 claims description 31
- 230000008021 deposition Effects 0.000 claims description 31
- 238000005516 engineering process Methods 0.000 claims description 30
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 26
- 229910052721 tungsten Inorganic materials 0.000 claims description 25
- 239000010937 tungsten Substances 0.000 claims description 25
- 238000005229 chemical vapour deposition Methods 0.000 claims description 21
- 239000000463 material Substances 0.000 claims description 21
- 238000000059 patterning Methods 0.000 claims description 14
- 230000015572 biosynthetic process Effects 0.000 claims description 13
- 230000008569 process Effects 0.000 claims description 13
- 238000011049 filling Methods 0.000 claims description 10
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 8
- 229910052782 aluminium Inorganic materials 0.000 claims description 8
- 239000007769 metal material Substances 0.000 claims description 6
- 229910052719 titanium Inorganic materials 0.000 claims description 4
- 229910052726 zirconium Inorganic materials 0.000 claims description 4
- ITWBWJFEJCHKSN-UHFFFAOYSA-N 1,4,7-triazonane Chemical compound C1CNCCNCCN1 ITWBWJFEJCHKSN-UHFFFAOYSA-N 0.000 claims description 3
- 229910010038 TiAl Inorganic materials 0.000 claims description 3
- 229910010037 TiAlN Inorganic materials 0.000 claims description 3
- 229910052741 iridium Inorganic materials 0.000 claims description 3
- 229910052742 iron Inorganic materials 0.000 claims description 3
- 229910052748 manganese Inorganic materials 0.000 claims description 3
- 229910052759 nickel Inorganic materials 0.000 claims description 3
- 229910052763 palladium Inorganic materials 0.000 claims description 3
- 229910052697 platinum Inorganic materials 0.000 claims description 3
- 229910052702 rhenium Inorganic materials 0.000 claims description 3
- 229910052703 rhodium Inorganic materials 0.000 claims description 3
- 229910052709 silver Inorganic materials 0.000 claims description 3
- 229910003468 tantalcarbide Inorganic materials 0.000 claims description 3
- 229910004166 TaN Inorganic materials 0.000 claims 2
- 229910004200 TaSiN Inorganic materials 0.000 claims 2
- 229910052707 ruthenium Inorganic materials 0.000 claims 2
- 238000000231 atomic layer deposition Methods 0.000 claims 1
- 238000012545 processing Methods 0.000 abstract description 5
- 230000008901 benefit Effects 0.000 abstract description 3
- 238000004519 manufacturing process Methods 0.000 abstract description 3
- 230000004048 modification Effects 0.000 abstract 2
- 238000012986 modification Methods 0.000 abstract 2
- 239000010410 layer Substances 0.000 description 192
- 239000004065 semiconductor Substances 0.000 description 13
- 230000004888 barrier function Effects 0.000 description 10
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- 238000005240 physical vapour deposition Methods 0.000 description 8
- 239000004411 aluminium Substances 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- 238000011161 development Methods 0.000 description 5
- 230000018109 developmental process Effects 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 239000011248 coating agent Substances 0.000 description 4
- 238000000576 coating method Methods 0.000 description 4
- 238000013461 design Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 229910004129 HfSiO Inorganic materials 0.000 description 3
- 238000010276 construction Methods 0.000 description 3
- 239000003989 dielectric material Substances 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 238000004380 ashing Methods 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000001465 metallisation Methods 0.000 description 2
- 238000012797 qualification Methods 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910017121 AlSiO Inorganic materials 0.000 description 1
- -1 LaSiO Inorganic materials 0.000 description 1
- 229910002367 SrTiO Inorganic materials 0.000 description 1
- 238000003763 carbonization Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000014509 gene expression Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 229910052735 hafnium Inorganic materials 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 229910052747 lanthanoid Inorganic materials 0.000 description 1
- 150000002602 lanthanoids Chemical class 0.000 description 1
- 229910052746 lanthanum Inorganic materials 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910052758 niobium Inorganic materials 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- NHDHVHZZCFYRSB-UHFFFAOYSA-N pyriproxyfen Chemical compound C=1C=CC=NC=1OC(C)COC(C=C1)=CC=C1OC1=CC=CC=C1 NHDHVHZZCFYRSB-UHFFFAOYSA-N 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- 229910052720 vanadium Inorganic materials 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
- H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
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Abstract
本发明提供一种防止接触孔金属(例如钨)水平伸入相邻元件的栅极叠层结构以影响相邻元件的功函数的集成电路结构及其方法。该方法利用具有良好侧壁覆盖能力的功函数层定义位于接触孔插塞下方的金属栅极，且做为上述金属栅极的衬垫层，其中上述接触孔插塞是相邻元件且共用(或连接至)金属栅极，上述功函数层具有良好的阶梯覆盖能力以防止接触孔金属伸入相邻元件的栅极叠层结构中。只需修改用以移除虚设多晶硅的光掩模的布局，不需额外的微影工艺及光掩模。不需修改工艺或额外的基板工艺步骤。使用上述方法和结构的好处可包括增加元件合格率和性能。
Description
技术领域
本发明涉及一种金属突出物，特别涉及一种伸入取代栅极的接触孔金属。
背景技术
集成电路(IC)工业已历经快速的成长。集成电路(IC)材料和设计的技术发展已使每一个集成电路世代的电路较前一个世代小且更复杂。然而，这些发展会增加集成电路工艺和制造方法的复杂度，且为了实现这些技术发展，需要发展较简单的集成电路工艺和制造方法。
在集成电路发展的过程中，当几何尺寸(意即可利用一工艺制造的最小元件(或线宽))缩小时，通常会增加功能密度(functional density)(意即每个芯片面积的相互连接元件的数量)。这种尺寸微缩的工艺通常具有增加工艺效率和降低成本的优点。这种尺寸微缩的工艺会使例如互补式金属氧化物半导体晶体管(以下简称CMOS)的低消耗功率元件消耗较高的功率。典型地，CMOS元件具有栅极氧化层和多晶硅栅极。在特征尺寸持续微缩的同时，为了改善元件性能，会想要以高介电常数(high-k)栅极介电层和金属栅极取代栅极氧化层和多晶硅栅极。
然而，当要将高介电常数(high-k)栅极介电层/金属栅极与CMOS工艺整合时，会产生许多问题。因此，在此技术领域中，有需要一种防止接触孔金属伸入栅极的集成电路结构及其方法，以克服公知技术的缺点。
发明内容
有鉴于此，本发明实施例提供防止接触孔金属伸入栅极的集成电路结构及其方法。本发明一实施例提供一种防止一接触孔金属伸入相邻的栅极元件以影响上述些栅极元件功函数的方法。上述方法包括准备一光掩模，其用以暴露出P型场效应晶体管的栅极结构中的一虚设多晶硅，其中上述光掩模同时用以暴露出局部内连线区域的上述虚设多晶硅，上述些局部内连线区域的上述虚设多晶硅位于接触孔插塞下且相邻于连接至上述些局部内连线区域的N型场效应晶体管的栅极结构。上述方法又包括加工一基板，以定义出上述些P型场效应晶体管和上述些N型场效应晶体管的元件区域和结构，其中上述些P型场效应晶体管和上述些N型场效应晶体管的上述些栅极结构和上述些局部内连线利用一虚设多晶硅层沉积而成。上述方法又包括图案化上述基板，以暴露出位于上述些P型场效应晶体管的上述些栅极结构中和上述些局部内连线区域中的上述虚设多晶硅，且移除从上述些P型场效应晶体管的上述些栅极结构中和上述些局部内连线区域中暴露出的上述虚设多晶硅。另外，上述方法包括于上述基板上沉积具有开口的一P型功函数层，上述些开口利用移除从上述些P型场效应晶体管的上述些栅极结构中和上述些局部内连线区域中暴露出的上述虚设多晶硅形成，其中上述P型功函数层覆盖上述些开口的侧壁，且防止上述接触孔金属伸入连接至上述些内连线结构区域的上述些N型场效应晶体管的上述些栅极结构以影响其功函数。
本发明的另一实施例提供一种防止一接触孔金属伸入相邻的栅极元件以影响上述些栅极元件功函数的方法。上述方法包括准备一光掩模，其用以暴露出N型场效应晶体管的栅极结构中的一虚设多晶硅，其中上述光掩模同时用以暴露出局部内连线区域的上述虚设多晶硅，上述些局部内连线区域的上述虚设多晶硅位于接触孔插塞下方且相邻于连接至上述些局部内连线区域的P型场效应晶体管的栅极结构。上述方法又包括加工一基板，以定义出上述些P型场效应晶体管和上述些N型场效应晶体管的元件区域和结构，其中上述些P型场效应晶体管和上述些N型场效应晶体管的上述些栅极结构和上述局部内连线利用一虚设多晶硅层沉积而成。上述方法又包括图案化上述基板，以暴露出位于上述些N型场效应晶体管的上述些栅极结构中和上述些局部内连线区域中的上述虚设多晶硅，且移除从上述些N型场效应晶体管的上述些栅极结构中和上述些局部内连线区域中暴露出的上述虚设多晶硅。另外，于上述基板上沉积具有开口的一N型功函数层，上述些开口利用移除从上述些N型场效应晶体管的上述些栅极结构中和上述些局部内连线区域中暴露出的上述虚设多晶硅形成，其中上述N型功函数层覆盖上述些开口的侧壁，且防止上述接触孔金属伸入连接至上述些内连线结构区域的上述些P型场效应晶体管的上述些栅极结构以影响其功函数。
本发明的又一实施例提供一种防止一接触孔金属伸入相邻的栅极元件以影响上述些栅极元件功函数的集成电路结构。上述集成电路包括一栅极结构，其具有包括一栅极金属层的一栅极堆叠结构，其中上述栅极结构使用一虚设多晶硅且利用一取代栅极工艺形成。上述集成电路又包括以一接触孔金属材料填充的一接触孔插塞，其中上述接触孔插塞利用化学气相沉积法沉积而成，且其中上述接触孔插塞沉积于上述栅极堆叠结构的上述栅极金属层上，且上述接触孔插塞相邻于上述栅极结构，且其中位于上述接触孔插塞下方的上述栅极金属层被一功函数层环绕以防止上述接触孔金属伸入上述栅极堆叠结构。
本发明的又另一实施例提供一种防止一接触孔金属伸入相邻的栅极元件以影响上述些栅极元件功函数的集成电路结构。上述集成电路包括包括一N型场效应晶体管栅极结构，其具有包括一栅极金属层的一栅极堆叠结构，其中上述N型场效应晶体管栅极结构使用一虚设多晶硅且利用一取代栅极工艺形成。上述集成电路又包括以一接触孔金属材料填充的一接触孔插塞，其中上述接触孔插塞利用化学气相沉积法沉积而成，且其中上述接触孔插塞沉积于上述栅极堆叠结构的上述栅极金属层上，且上述接触孔插塞相邻于上述N型场效应晶体管栅极结构，且其中位于上述接触孔插塞下方的上述栅极金属层被一P型功函数层环绕以防止上述接触孔金属伸入上述栅极堆叠结构，其中上述栅极金属层为一静态随机存取存储器单元的一字线。
本发明的方法和结构可增加元件合格率和性能。
附图说明
图1A为本发明一实施例的部分静态随机存取存储器单元的俯视图。
图1B为沿图1A的A-A切线的剖面图。
图1C为沿图1A的B-B切线的剖面图。
图1D为图1C的接近接触孔插塞的部分俯视图。
图2A为图1C的俯视图，其中接触孔插塞被P型功函数层环绕。
图2B为沿图2A的C-C切线的剖面图。
图2C为沿图2A的D-D切线的剖面图。
图3为本发明另一实施例的部分静态随机存取存储器单元的俯视图。
图4A为本发明一实施例的半导体元件区的剖面图。
图4B为本发明一实施例的用以保护N型场效应晶体管栅极结构的图案化光致抗蚀剂层。
图4C为本发明一实施例的形成P型功函数层以部分填入P型场效应晶体管栅极结构的开口中。
图4D为本发明一实施例的于P型场效应晶体管元件的开口中形成一空隙，且可能会或可能不会于N型场效应晶体管元件的开口中形成一空隙。
图4E为本发明一实施例的于半导体元件区上形成接触孔插塞。
图5A为本发明一实施例的接触孔插塞俯视图，上述接触孔插塞位于栅极金属线上，其用做局部内连线且其相邻于栅极结构。
图5B显示移除本发明一实施例的环绕接触孔插塞的虚设多晶硅以形成开口，且利用具有良好侧壁覆盖能力的一功函数层做为上述开口的衬垫层。
图6为本发明一实施例的防止接触孔金属横向突出物伸入相邻金属栅极的流程图。
其中，附图标记说明如下：
100、100’～静态随机存取存储器单元；
101～下拉栅极；
102～通过栅极；
101’、102’～N型晶体管；
101S、102S、501S～源极区；
101D、102D、501D～漏极区；
103S、104S、103D、104D～接触孔插塞；
105、105’～字线；
106、106’、506～接触孔插塞；
110～栅极堆叠结构；
120～界面层；
123、124～薄膜；
125～侧壁；
126、126’～N型功函数层；
127～P型功函数层；
128～长方形边界；
130、130’、310I、310I’、310II、310III、434～开口；
131～上边界；
132～下边界；
135～栅极金属层；
140、140’、145R、1451、150、540、540’～空隙；
141～粘着层；
142～接触孔金属层；
145～区域；
150～半导体基板；
204～P阱；
206～N阱；
212、214～有源区；
218～虚设多晶硅层；
230～层间介电层；
320、320’～网点区；
400～半导体元件区；
420n、420p、501～栅极结构；
426～栅极间隙壁；
432～图案化光致抗蚀剂层；
434～沟槽；
505～栅极金属线；
527～功函数层；
L～长度；
D、W、T～宽度；
H～高度；
VS、M、N～区域；
600～工艺；
601、602、603、605、607、608、609、610、611、612～步骤。
具体实施方式
以下以各实施例详细说明并伴随着附图说明的范例，做为本发明的参考依据。在附图或说明书描述中，相似或相同的部分皆使用相同的图号。且在附图中，实施例的形状或是厚度可扩大，并以简化或是方便标示。再者，附图中各元件的部分将以分别描述说明之，值得注意的是，图中未绘示或描述的元件，为本领域技术人员所知的形式，另外，特定的实施例仅为揭示本发明使用的特定方式，其并非用以限定本发明。
图1A为本发明一实施例的部分静态随机存取存储器(以下简称SRAM)单元100的布局俯视图。SRAM单元100包括一下拉栅极(pulldown gate)101和一通过栅极(pass gate)102。在本实施例中，下拉栅极(pulldown gate)101和通过栅极(pass gate)102皆为N型场效应晶体管(以下简称nFET)。在下拉栅极101和通过栅极102的一侧有源极区101S和102S，且在下拉栅极101和通过栅极102的另一侧漏极区101D和102D。每一个源极区上有接触孔插塞103S和104S，且每一个漏极区上有接触孔插塞103D和104D。在布局中，接触孔插塞103S、104S、103D和104D绘制为正方形。在曝光和图案化基板之后，接触孔插塞103S、104S、103D和104D绘制为圆形。
图1A也显示一水平字线105，其可提供存取SRAM单元。在形成例如下拉栅极101和通过栅极102的栅极结构工艺期间，首先沉积一虚设多晶硅层形成字线105，在后续基板工艺中，上述虚设多晶硅层可被其他材料取代，例如铝(Al)栅极金属和N型功函数材料。下拉栅极101和通过栅极102两者皆为字线105的一部分。下拉栅极101和通过栅极102之间的部分字线105做为下拉栅极101和通过栅极102之间的局部内连线。一接触孔插塞106位于部分字线105的上方，且介于下拉栅极101和通过栅极102之间。
图1B为沿图1A的A-A切线的剖面图。图1A的A-A切线沿着接触孔插塞106中心位置切割。图1B显示字线105的栅极堆叠结构110和接触孔插塞106。栅极堆叠结构110包括一界面层120。界面层120可包括例如二氧化硅(SiO2)的一介电子层、一高介电常数(high-k)介电子层或一阻挡子层。界面层120可选择性包括HfSiO或SiON。上述二氧化硅介电子层沉积于基板150的表面(硅表面)上。上述高介电常数(high-k)介电子层沉积于二氧化硅介电子层的上方，且上述阻挡子层沉积于高介电常数(high-k)介电子层的上方。高介电常数(high-k)介电子层可包括例如HfOx的二元或三元高介电常数(high-k)材料薄膜。在其他实施例中，上述高介电常数(high-k)介电子层可选择性包括例如LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba，Sr)TiO3(BST)、Al2O3、Si3N4、氮氧化硅或其他适当材料的其他高介电常数介电材料。上述阻挡子层可包括例如TiN或TaN的金属层。在其他实施例中，阻挡子层可选择性包括Si3N4。
栅极堆叠结构110也可包括一N型功函数层126。在一实施例中，N型功函数层126的厚度可介于至
之间。N型功函数层126可包括一TiAl层。可利用原子层沉积(ALD)法、物理气相沉积(PVD)法、化学气相沉积(CVD)法或其他适合的方式形成N型功函数层126。在其他实施例中，N型功函数层126可选择性包括例如Ti、Ag、Al、TiAlN、TaC、TaCN、Mn或Zr的其他适当金属材料。另外，N型功函数层126也可包括一多层结构。其他实施例的N型功函数层126可包括例如La、Zr、Hf、V、Nb、Ta、Ti或碳化金属的其他材料，但不限于上述材料。在一些实施例中，功函数材料可包括掺质。在一些实施例中，用以改变N型功函数的掺质可由镧系元素形成。
在一实施例中，N型功函数层126可仅覆盖界面层120的表面。在另一实施例中，N型功函数层126也可覆盖开口130的侧壁，上述开口130被一对侧壁125包围(请看N型功函数层126’覆盖的侧壁)。剩余的开口130被例如铝的一栅极金属层135填满，且栅极金属层135具有一空隙(void)140。因为在开口130中的栅极金属层135的缺口覆盖能力(gapfill)不佳，所以会形成空隙140。栅极堆叠结构110的减少的栅极宽度D及增加的高度宽度比(aspectratio)(H/D)，其中H为栅极堆叠结构110的高度，会使开口130中的栅极金属层135的缺口覆盖能力更加困难。使得空隙140变成至少一部分被用以填充接触孔插塞106的接触孔金属层填充。在一实施例中，填充接触孔插塞106的接触孔金属层可为利用化学气相沉积(CVD)法沉积的钨。然而，也可使用其他类型的金属填充接触孔插塞。
在本实施例中，使用钨做为填充接触孔插塞106的金属。在沉积钨的期间，利用化学气相沉积法沉积的钨会伸入空隙140。接触孔插塞106可利用于一粘着层141做为衬垫层。在一实施例中，可利用物理气相沉积(PVD)法、化学气相沉积(CVD)法或原子层沉积(ALD)法来沉积粘着层141。在图1B中，可由一或多个介电材料形成薄膜123和124，其中薄膜123的上、下边界分别由元件符号131、132表示。
图1C为沿图1A的B-B切线的剖面图。图1A的B-B切线沿着接触孔插塞106中心位置且沿字线150切割，并垂直于A-A切线。图1C显示空隙140沿字线150的全长延伸，且显示于区域VS中。在利用化学气相沉积法沉积钨的期间，钨会伸入空隙140的位于接触孔插塞106下方的区域145，且至少一部分的钨会填充区域145。在图1C中，区域145延伸进入至少一部分的下拉栅极101和通过栅极102，且在一些实施例中，区域145可延伸进入下拉栅极101和通过栅极102的全部剖面中(区域M和N)。于空隙140中沉积钨可改变下拉栅极101和通过栅极102的nFET的功函数，且会因为通过栅极元件的高起始电压(Vt)而导致SRAM的Vcc最小值(Vcc mim)增加。Vcc最小值和起始电压(Vt)的增加会影响SRAM的性能。在一些实施例中，功函数增加的大小约为100mV至300mV之间。功函数的增加也会降低通过栅极元件的导通电流(Ion)。另外，功函数的增加也会导致元件之间的不匹配(mismatch)。因此，防止上述接触孔金属的突出甚为重要。
图1D为图1C的接近接触孔插塞106部分的俯视图(为了方便说明起见，薄膜124不做显示)。图1D显示沉积于栅极堆叠结构110侧壁上的选择性的一N型功函数层(侧壁覆盖层)126’。N型功函数层126’被称为可选择的元件是因为N型功函数晶体管126可以如图1B所示只覆盖底部。图1D显示一虚线区域145，其横向的至少一部分形成以钨沉积的空隙140。
图2A为与图1D相同区域的俯视图，其中在接触孔插塞106的下方且环绕接触孔插塞106的栅极金属层135被P型功函数层127包围(为了方便说明起见，薄膜124不做显示)。在一实施例中，P型功函数层127为TiN层，其厚度可介于至
之间。可利用原子层沉积(ALD)法、物理气相沉积(PVD)法、化学气相沉积(CVD)法或其他适合的方式形成P型功函数层127。P型功函数层127应在长方形边界128的侧壁上提供足够的覆盖能力以阻止于栅极金属层135中形成例如空隙140的细长空隙。利用化学气相沉积(CVD)法沉积钨形成的接触孔插塞106会被栅极金属层135和环绕接触孔插塞106的P型功函数层127阻挡。
原子层沉积(ALD)法具有良好的阶梯覆盖能力(step coverage)且可视为沉积P型功函数层127的适合工艺。在一实施例中，在开口侧壁上的P型功函数层127的最小值可约为
在其他实施例中，P型功函数层127可选择性包括例如WN、TaN或Ru的适当形成于pFET中的其他适当材料。另外，P型功函数层127也可包括例如TiN/WN的多层结构。在一些实施例中，P型功函数材料可包括但不限于Re、Fe、Co、Rh、Ir、Ni、Pd或Pt。另外，Pd可用做为P型功函数层中的掺质。
如上所述，环绕接触孔插塞106的P型功函数层127可防止形成例如空隙140的横向细长空隙，且防止化学气相沉积(CVD)法沉积的钨突出于P型功函数层127的长方形边界128之外。图2B为沿图2A的C-C切线的剖面图。除了的N型功函数层126(和选择性的N型功函数层126’)被P型功函数层127取代之外，图2B显示与图1B非常类似的剖面图，其中P型功函数层127覆盖开口130’的侧壁和界面层120。利用例如铝的栅极金属层135填充的开口130’的剩余部分，且上述栅极金属层135具有空隙140’。因为栅极金属层135不佳的空隙覆盖能力和开口130’的高深宽比(P型功函数层127的限制)，会导致空隙140’的形成。类似于图1B的空隙140，至少一部分的空隙140’被用以填充接触孔插塞106的例如钨的金属层填充。
P型功函数层127应提供良好的侧壁覆盖能力，以确保接触孔金属(例如钨)不会突出穿过未保护的侧壁到邻近nFET栅极层。在一实施例中，可利用原子层沉积(ALD)法沉积P型功函数层127，上述原子层沉积(ALD)法用以提供良好的阶梯覆盖能力。在一实施例中，可以约的最小厚度沉积P型功函数层127，以覆盖开口130’的侧壁和底面。上述最小厚度确保足以覆盖侧壁以防止接触孔金属不会突出进入至邻近的栅极叠层结构中以影响邻近元件的功函数。在一些实施例中，P型功函数层127的厚度(在基板的顶面量测)可介于约至
之间。
图2C为沿图2A的D-D切线的剖面图。对照于图1C，空隙140’被包含于在接触孔插塞106下方的一区域中，且被栅极金属层135和P型功函数层127环绕。至少一部分的空隙140’被钨填充。即使空隙140’非常大，空隙140’和在空隙140’内部的钨仍然被栅极金属层135和P型功函数层127环绕而不会横向沿着字线105突出。边界128定义的区域的右边，可能会有因为栅极金属层135不佳的空隙覆盖能力而形成的一空隙145R。类似地，边界128定义的区域的左边，可能会有因为栅极金属层135不佳的空隙覆盖能力而形成的一空隙145L。然而，由于边界128会限制钨的突出，所以空隙145R和145L仍然会是空隙且不会被钨沉积。
图3为本发明另一实施例的部分静态随机存取存储器(SRAM)单元100’的俯视图。SRAM单元100’非常类似于图1A的SRAM单元100，且包括额外的一字线105’。字线105’具有两个N型晶体管(nFET)101’和102’以及接触孔插塞106’。如上所述，下拉栅极101和通过栅极102也为nFET。在一实施例中，一光掩模(图未显示)的一开口310I用以暴露位于字线下方且环绕接触孔插塞106的一网点区320，且一光掩模(图未显示)的一开口310I’用以暴露位于字线下方且环绕接触孔插塞106’的一网点区320’。开口310I和310I’为长方形。如图3所示，开口310I的长度显示为L且宽度显示为W。在一实施例中，接触孔插塞106的长度L可大于接触孔插塞106的宽度W。接触孔插塞106的长度L可大于或等于字线105的宽度T。在一实施例中，接触孔插塞106的宽度W也可大于接触孔插塞106的最大尺寸(或宽度)。如图2A至图2C所示，开口310I需要够大以包围接触孔插塞106的开口下方的全部区域，以允许接触孔插塞106位于被P型功函数层127环绕的栅极金属层135上。开口310I’的设计方向遵照类似于开口310I。包括开口310I和310I’的光掩模用以移除开口中的虚设多晶硅，以允许沉积例如P型功函数层127的上述P型功函数层。
在其他的实施例中，开口310I和310I’可大于最小所需面积，且开口310I和310I’可结合形成一较大的开口，例如开口310II或开口310III。开口310II暴露位于接触孔插塞106和106’下方的虚设多晶硅。在另一实施例中，可使用开口310III。如上所述，开口310III包围接触孔插塞106的开口下方的区域，且包围多个类似于接触孔插塞106的接触孔插塞(多于接触孔插塞106和106’)。
图4A为本发明一实施例的半导体元件区400的剖面图。在图4A中，半导体元件区400可包括例如硅基板的一半导体基板150。半导体基板150可更包括例如P阱204和N阱206的掺杂区。半导体元件区400可更包括用以隔绝基板的有源区212和214的隔绝结构(图未显示)。有源区212可用以构成一N型金属氧化物半导体晶体管(NMOS)(即nFET)，且有源区214可用以构成一P型金属氧化物半导体晶体管(PMOS)(即pFET)。
半导体元件区400可包括位于nFET的有源区212元件侧中的一栅极结构420n和位于pFET的有源区214元件侧中的一栅极结构420p。栅极结构420n和420p可分别包括形成于基板150上方的一界面层120。如上所述，界面层120可包括一介电子层，例如二氧化硅(SiO2)或高介电常数(high-k)介电子层或阻挡子层。介电子层可选择性包括HfSiO或SiON。高介电常数(high-k)介电子层可包括例如HfOx的二元或三元高介电常数(high-k)材料薄膜。在其他实施例中，上述界面层120可选择性包括其他高介电常数介电材料。上述阻挡子层可包括例如TiN或TaN的金属层。在其他实施例中，上述阻挡子层可选择性包括Si3N4。上述阻挡子层可做为介于上述高介电常数(high-k)介电子层和后续工艺形成的虚设多晶硅栅极结构之间的阻挡。在后续工艺期间，上述阻挡子层可帮助降低或消除多晶硅和高介电常数(high-k)介电子层之间的费米能级钉札(Fermi level pinning)的风险。另外，在后述的移除虚设多晶硅栅极工艺期间，上述阻挡子层可做为一蚀刻停止层和保护层。应该注意的是，也可利用栅极后置工艺(gate last process)形成界面层120。半导体元件区400可更包括利用一适当工艺于界面层120上方形成的一虚设多晶硅层218。
图4A可更包括不同的元件，例如轻掺杂源/漏极(LDD)区(n型或p型LDD区)、侧壁或栅极间隙壁426、源/漏极(S/D)区(n型或p型S/D区)、硅化物、接触停止层(CESL)、层间介电层(ILD)230和浅沟槽隔绝物(STI)。层间介电层(ILD)230分别填入邻近于nFET有源区212和pFET的有源区214的栅极结构420n和420p的空隙中。图4B为本发明一实施例的用以保护栅极结构420n的图案化光致抗蚀剂层432。用以形成图案化光致抗蚀剂层432图案的光掩模为具有如图3所示的开口310I(或310II、310III)的光掩模。图3所示的长度L显示于图4B中。可利用干蚀刻工艺、湿蚀刻工艺或干、湿蚀刻的组合工艺移除在pFET的有源区214的栅极结构420p中的虚设多晶硅层(栅极)218。移除虚设多晶硅层(栅极)218以于pFET的有源区214元件侧的栅极结构420p中形成一沟槽434。可利用光致抗蚀剂灰化(ashing)、光致抗蚀剂剥除(stripping)或其他适当的工艺移除图案化光致抗蚀剂层432。
图4C为本发明一实施例的填入P型场效应晶体管栅极结构420p的部分沟槽434中的P型功函数层127。上述P型功函数层127为一TiN层，其厚度可介于约至
之间。可利用原子层沉积(ALD)法、物理气相沉积(PVD)法、化学气相沉积(CVD)法或其他适合的方式形成P型功函数层127。如上所述，原子层沉积(ALD)法具有良好的阶梯覆盖能力且可做为沉积P型功函数层127的良好工艺。在其他实施例中，P型功函数层127可选择性包括例如WN、TaN或Ru的适当形成于pFET的有源区214中的其他适当材料。另外，P型功函数层127也可包括例如TiN/WN的多层金属层。在沉积P型功函数层127之后，可进行额外适当工艺以于nFET的有源区212中沉积N型功函数层126(有或没有N型功函数层126’)。
分别沉积N型功函数层126(有或没有N型功函数层126’)和P型功函数层127之后，再沉积栅极金属层135。如上所述，在一实施例中，栅极金属材料例如可为铝。在图4D中，在一实施例中，在开口434中会形成一空隙140’，但在从nFET的栅极结构中移除虚设多晶硅形成的开口中可能会或可能不会形成空隙150。如果N型功函数层126覆盖开口454的侧壁(图4D的N型功函数层126’)，由于上述开口的高深宽比，很可能会形成空隙150。如果N型功函数层126仅覆盖开口454的底面，较不可能形成空隙150或可能会形成较小的空隙150。图4E为本发明一实施例的形成于半导体元件区400上的接触孔插塞。图4E显示移除栅极结构420n和420p上方的栅极金属层135。沉积另一层间介电层(层)124且蚀刻层间介电层(层)124以形成接触孔开口，可利用一粘着层141和一接触孔金属层142填充上述接触孔开口。接着，移除位于例如接触孔插塞106的接触孔插塞上方的接触孔金属。在例如钨的接触孔金属沉积期间，接触孔金属会伸入在接触孔插塞106下方的例如空隙140’的空隙中。不同的是，由于空隙150并未位于或接近接触孔插塞，所以接触孔金属不会填入空隙150中。由于P型功函数层127和栅极金属层135环绕空隙140’，所以，如上所述，空隙140’中的钨不会横向伸入邻近nFET元件的栅极叠层结构(或栅极金属)中。
图4A至图4E依序所示的工艺指出会先移除pFET元件的虚设多晶硅层，再移除nFET元件的虚设多晶硅层。在其他实施例中，可先移除nFET元件的虚设多晶硅层，再移除pFET元件的虚设多晶硅层。
图1A和图3显示接触孔插塞106设置于SRAM的一字线150上，且接触孔插塞106设置于两个nFET元件之间。然而，如上所述实施例的接触孔插塞也可不设置于SRAM的字线上，且也可不设置于两个nFET元件之间。如上所述实施例的接触孔插塞也可设置邻近于pFET元件，以共同使用位于接触孔插塞下方的相同多晶硅区。如上所述，当nFET的虚设多晶硅移除时，也可移除位于接触孔插塞下方的虚设多晶硅。可于移除虚设多晶硅层所形成的开口中沉积一N型功函数层(取代P型功函数层)，其在开口中具良好的侧壁覆盖能力。如nFET实施例所述相同的方式，N型功函数层可防止栅极金属伸入邻近pFET元件的栅极叠层结构中。
在其他实施例中，如上所述的结构和方法不仅可应用接触于具有相邻的nFET和pFET元件的SRAM的字线上。上述结构和方法也可应用位于连接至nFET和pFET元件的栅极金属的栅极金属区上的接触孔插塞。图5A为本发明一实施例的接触孔插塞506俯视图，上述接触孔插塞506位于栅极金属线505上，其用做局部内连线且其相邻于一栅极结构501。栅极结构501的元件可为具有一源极区501S和一漏极区501D的nFET元件或pFET元件。如图5A所示，栅极金属线505中会形成一空隙540，上述栅极金属线505可用做为局部内连线以将接触孔插塞506连接至栅极结构501。可使用或不使用一功函数层(图未显示)做为上述栅极金属线505的衬垫层。如图1D所示，在接触孔金属沉积期间，至少一部分空隙540可被接触孔金属填充。接触孔金属沿空隙540伸出且与栅极结构501的栅极叠层结构接触，且因此改变栅极结构501的功函数。
为了防止接触孔金属的突出，可移除邻近且位于接触孔插塞506下方的虚设多晶硅层，且移除虚设多晶硅层所形成的栅口可利用具有良好侧壁覆盖能力的一功函数层做为上述开口的衬垫层。图5B显示移除本发明一实施例的环绕接触孔插塞506的虚设多晶硅以形成开口，且利用具有良好侧壁覆盖能力的一功函数层527做为上述开口的衬垫层。如果栅极结构501为一nFET的栅极结构，功函数层527则为一P型功函数层。在一实施例中，由于原子层沉积(ALD)法具有良好的阶梯覆盖能力，因此可利用原子层沉积(ALD)法沉积功函数层527。图5B显示空隙540会变小成为空隙540’，且接触孔金属不会沉积于空隙中。虽然接触孔插塞506的下方会有一空隙(图未显示)，但是上述空隙会被局限于利用功函数层527保护的边界内。即使接触孔插塞506下方的空隙会被接触孔金属全部填充或部分填充，被上述接触孔金属填充空隙而形成的突出物会被功函数层527限制。虽然功函数层527为导电，增加功函数层527以环绕接触孔插塞506周围的栅极金属不会影响做为内连线的栅极金属线505的本质。
图6为本发明一实施例的防止接触孔金属横向突出物伸入相邻金属栅极的工艺600。在步骤601，准备用以暴露pFET元件的虚设多晶硅的一光掩模。上述光掩模也会暴露位于接触孔插塞下方且紧邻(相邻)和连接至(共用)nFET元件的相同虚设多晶硅区域的非栅极(non-gate)虚设多晶硅。在一实施例中，上述相同虚设多晶硅区域为一或多个SRAM的字线的一部分。在一实施例中，为了在设计布局中防止接触孔金属的突出物，可设计一演算法，以确认要暴露出来的上述非栅极虚设多晶硅区域。在步骤602，准备用以暴露nFET元件的虚设多晶硅的另一光掩模。在一实施例中，上述光掩模也会暴露位于接触孔插塞下方且紧邻(相邻)和连接至(共用)pFET元件的相同虚设多晶硅区域的非栅极(non-gate)虚设多晶硅。在一实施例中，上述相同虚设多晶硅区域为一或多个SRAM的字线的一部分。在一实施例中，为了在设计布局中防止接触孔金属的突出物，可设计一演算法，以确认要暴露出来的上述非栅极虚设多晶硅区域。
在步骤603，准备一基板，以定义nFET和pFET元件区和结构，上述nFET和pFET元件的栅极被虚设多晶硅填充。在步骤605，利用步骤601的光掩模，对基板进行一图案化工艺，以暴露要移除虚设多晶硅的区域。在步骤607，移除暴露出来的虚设多晶硅。步骤607可包括移除基板上的光致抗蚀剂。在步骤608，沉积一P型功函数层以覆盖基板的表面和移除虚设多晶硅所形成的开口的侧壁。在一实施例中，可利用原子层沉积(ALD)法沉积P型功函数层。如上所述，在一些实施例中，P型功函数层127的厚度可介于至
之间(在基板的顶面量测)。也可使用较厚的P型功函数层127。在步骤608中可进行例如于基板上沉积一旋涂玻璃(SOG)层的额外工艺。
在步骤608之后，在步骤609利用步骤602的光掩模进行图案化工艺，以暴露要在步骤609中移除的虚设多晶硅。如上所述，为了防止接触孔金属的突出，在步骤602准备的光掩模可包括或可不包括非栅极虚设多晶硅。在步骤610，移除在步骤609暴露出来的虚设多晶硅。在步骤611，于基板上沉积一N型功函数层以衬垫于上述开口。在一实施例中，可利用原子层沉积(ALD)法沉积N型功函数层。在步骤611之后进行步骤612以准备上述基板以形成接触孔插塞。如图4A至图4B的说明，步骤612可包括填充例如铝的栅极金属、移除nFET元件的虚设多晶硅层、利用N型功函数层和栅极金属层填充nFET元件以及形成接触孔插塞等步骤。可于西元2009年9月25日申请的美国专利申请号12/567,227的美国专利”Fabricating High-K/Metal GateDevices in a Gate Last Process”得知利用取代栅极工艺以定义元件的详细工艺，并并于本发明中以做参考。
在一实施例中，由于位于接触孔插塞下方的栅极金属侧壁上的P型功函数层的保护，且其中上述接触孔插塞相邻于nFET元件且共用栅极金属，所以接触孔金属(例如钨)不会伸入相邻nFET元件的栅极金属区中以影响nFET元件的功函数。在另一实施例中，由于位于接触孔插塞下方的栅极金属侧壁上的P型功函数层和N型功函数层的保护，且其中上述接触孔插塞相邻于nFET和pFET元件且共用栅极金属，所以接触孔金属(例如钨)不会伸入相邻nFET和pFET元件的栅极金属区中以影响nFET和pFET元件的功函数。
如上述的方法，用以暴露pFET元件的虚设多晶硅的光掩模也会暴露位于接触孔插塞下方且紧邻(相邻)和连接至(共用)nFET元件的相同虚设多晶硅区域的非栅极(non-gate)虚设多晶硅。所以用以暴露nFET元件的虚设多晶硅的光掩模不须暴露位于接触孔插塞下方且紧邻(相邻)和连接至(共用)pFET元件的相同虚设多晶硅区域的非栅极(non-gate)虚设多晶硅。在另一实施例中，用以暴露nFET元件的虚设多晶硅的光掩模也会暴露位于接触孔插塞下方且紧邻(相邻)和连接至(共用)pFET元件的相同虚设多晶硅区域的非栅极(non-gate)虚设多晶硅。所以用以暴露pFET元件的虚设多晶硅层的光掩模不须暴露位于接触孔插塞下方且紧邻(相邻)和连接至(共用)nFET元件的相同虚设多晶硅区域的非栅极(non-gate)虚设多晶硅。
如图6所述的工艺顺序是先图案化且移除pFET元件的虚设多晶硅层，再图案化且移除nFET元件的虚设多晶硅层。在另一实施例中，可先移除移除nFET元件的虚设多晶硅层，再移除pFET元件的虚设多晶硅层。另外，提供上述工艺600以防止钨(或接触孔金属)突出而不会影响nFET元件、pFET元件或上述两个元件组合的功函数，上述元件的功函数依用来移除虚设多晶硅层的图案化光掩模的类型而定。
上述方法和工艺防止接触孔金属(例如钨)的突出不会水平进入相邻元件的栅极叠层结构中以影响相邻元件的功函数。在一些实施例中，如果接触孔插塞和相邻元件为SRAM的一部分且位于字线上，突出的钨会使SRAM的Vcc最小值(Vcc mim)增加。邻近且位于接触孔插塞506下方的虚设多晶硅层，可利用具有良好侧壁覆盖能力的一功函数层定义位于接触孔插塞下方的金属栅极，且做为上述金属栅极的衬垫层，其中上述接触孔插塞是相邻元件且共用(或连接至)金属栅极，上述功函数层具有良好的阶梯覆盖能力以防止接触孔金属伸入相邻元件的栅极叠层结构中。本发明实施例的方法和工艺只需修改用以移除虚设多晶硅的光掩模的布局，不需额外的微影工艺及光掩模。因此，本发明实施例的方法和工艺不需修改工艺或额外的基板工艺步骤。使用上述方法和结构的好处可包括增加元件合格率和性能。
本发明一实施例提供一种防止一接触孔金属伸入相邻的栅极元件以影响该些栅极元件功函数的方法。上述方法包括准备一光掩模，其用以暴露出P型场效应晶体管的栅极结构中的一虚设多晶硅，其中该光掩模同时用以暴露出局部内连线区域的该虚设多晶硅，该些局部内连线区域的该虚设多晶硅位于接触孔插塞下且相邻于连接至该些局部内连线区域的N型场效应晶体管的栅极结构。上述方法又包括加工一基板，以定义出该些P型场效应晶体管和该些N型场效应晶体管的元件区域和结构，其中该些P型场效应晶体管和该些N型场效应晶体管的该些栅极结构和该些局部内连线利用一虚设多晶硅层沉积而成。上述方法又包括图案化该基板，以暴露出位于该些P型场效应晶体管的该些栅极结构中和该些局部内连线区域中的该虚设多晶硅，且移除从该些P型场效应晶体管的该些栅极结构中和该些局部内连线区域中暴露出的该虚设多晶硅。另外，上述方法包括于该基板上沉积具有开口的一P型功函数层，该些开口利用移除从该些P型场效应晶体管的该些栅极结构中和该些局部内连线区域中暴露出的该虚设多晶硅形成，其中该P型功函数层覆盖该些开口的侧壁，且防止该接触孔金属伸入连接至该些内连线结构区域的该些N型场效应晶体管的该些栅极结构以影响其功函数。
在另一实施例中，提供一种防止一接触孔金属伸入相邻的栅极元件以影响该些栅极元件功函数的方法。上述方法包括准备一光掩模，其用以暴露出N型场效应晶体管的栅极结构中的一虚设多晶硅，其中该光掩模同时用以暴露出局部内连线区域的该虚设多晶硅，该些局部内连线区域的该虚设多晶硅位于接触孔插塞下方且相邻于连接至该些局部内连线区域的P型场效应晶体管的栅极结构。上述方法又包括加工一基板，以定义出该些P型场效应晶体管和该些N型场效应晶体管的元件区域和结构，其中该些P型场效应晶体管和该些N型场效应晶体管的该些栅极结构和该局部内连线利用一虚设多晶硅层沉积而成。上述方法又包括图案化该基板，以暴露出位于该些N型场效应晶体管的该些栅极结构中和该些局部内连线区域中的该虚设多晶硅，且移除从该些N型场效应晶体管的该些栅极结构中和该些局部内连线区域中暴露出的该虚设多晶硅。另外，于该基板上沉积具有开口的一N型功函数层，该些开口利用移除从该些N型场效应晶体管的该些栅极结构中和该些局部内连线区域中暴露出的该虚设多晶硅形成，其中该N型功函数层覆盖该些开口的侧壁，且防止该接触孔金属伸入连接至该些内连线结构区域的该些P型场效应晶体管的该些栅极结构以影响其功函数。
在又另一实施例中，提供一种防止一接触孔金属伸入相邻的栅极元件以影响该些栅极元件功函数的集成电路结构。该集成电路包括一栅极结构，其具有包括一栅极金属层的一栅极堆叠结构，其中该栅极结构使用一虚设多晶硅且利用一取代栅极工艺形成。该集成电路又包括以一接触孔金属材料填充的一接触孔插塞，其中该接触孔插塞利用化学气相沉积法沉积而成，且其中该接触孔插塞沉积于该栅极堆叠结构的该栅极金属层上，且该接触孔插塞相邻于该栅极结构，且其中位于该接触孔插塞下方的该栅极金属层被一功函数层环绕以防止该接触孔金属伸入该栅极堆叠结构。
虽然本发明已以实施例揭示如上，然而其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视随附的权利要求所界定的范围为准。
Claims (13)
1.一种防止一接触孔金属伸入相邻的栅极元件以影响所述多个栅极元件功函数的方法，包括下列步骤：
准备一光掩模，其用以暴露出P型场效应晶体管的栅极结构中的一虚设多晶硅，其中该光掩模同时用以暴露出局部内连线区域的该虚设多晶硅，所述多个局部内连线区域的该虚设多晶硅位于接触孔插塞下且相邻于连接至所述多个局部内连线区域的N型场效应晶体管的栅极结构；
加工一基板，以定义出所述多个P型场效应晶体管和所述多个N型场效应晶体管的元件区域和结构，其中所述多个P型场效应晶体管和所述多个N型场效应晶体管的所述多个栅极结构和所述多个局部内连线利用一虚设多晶硅层沉积而成；
图案化该基板，以暴露出位于所述多个P型场效应晶体管的所述多个栅极结构中和所述多个局部内连线区域中的该虚设多晶硅；
移除从所述多个P型场效应晶体管的所述多个栅极结构中和所述多个局部内连线区域中暴露出的该虚设多晶硅；以及
于该基板上沉积具有开口的一P型功函数层，所述多个开口利用移除从所述多个P型场效应晶体管的所述多个栅极结构中和所述多个局部内连线区域中暴露出的该虚设多晶硅形成，其中该P型功函数层覆盖所述多个开口的侧壁，且防止该接触孔金属伸入连接至所述多个内连线结构区域的所述多个N型场效应晶体管的所述多个栅极结构以影响其功函数。
2.如权利要求1所述的防止一接触孔金属伸入相邻的栅极元件以影响所述多个栅极元件功函数的方法，其中该接触孔金属为利用化学气相沉积法沉积的钨，其中所述多个P型场效应晶体管和所述多个N型场效应晶体管利用一取代栅极工艺形成，其中所述多个内连线结构区域和相邻的所述多个N型场效应晶体管位于一静态随机存取存储器单元的相同字线上。
3.如权利要求1所述的防止一接触孔金属伸入相邻的栅极元件以影响所述多个栅极元件功函数的方法，其中该P型功函数层的厚度介于至之间。
4.如权利要求1所述的防止一接触孔金属伸入相邻的栅极元件以影响所述多个栅极元件功函数的方法，其中该P型功函数层由一材料形成，该材料系择自下列族群：TiN、WN、TaN、Re、Fe、Ru、Co、Rh、Ir、Ni、Pd和Pt。
5.如权利要求1所述的防止一接触孔金属伸入相邻的栅极元件以影响所述多个栅极元件功函数的方法，其中该P型功函数层利用原子层沉积法沉积而成，以于所述多个开口的该侧壁上提供良好的阶梯覆盖能力。
6.一种防止一接触孔金属伸入相邻的栅极元件以影响所述多个栅极元件功函数的方法，包括下列步骤：
准备一光掩模，其用以暴露出N型场效应晶体管的栅极结构中的一虚设多晶硅，其中该光掩模同时用以暴露出局部内连线区域的该虚设多晶硅，所述多个局部内连线区域的该虚设多晶硅位于接触孔插塞下方且相邻于连接至所述多个局部内连线区域的P型场效应晶体管的栅极结构；
加工一基板，以定义出所述多个P型场效应晶体管和所述多个N型场效应晶体管的元件区域和结构，其中所述多个P型场效应晶体管和所述多个N型场效应晶体管的所述多个栅极结构和该局部内连线利用一虚设多晶硅层沉积而成；
图案化该基板，以暴露出位于所述多个N型场效应晶体管的所述多个栅极结构中和所述多个局部内连线区域中的该虚设多晶硅；
移除从所述多个N型场效应晶体管的所述多个栅极结构中和所述多个局部内连线区域中暴露出的该虚设多晶硅；以及
于该基板上沉积具有开口的一N型功函数层，所述多个开口利用移除从所述多个N型场效应晶体管的所述多个栅极结构中和所述多个局部内连线区域中暴露出的该虚设多晶硅形成，其中该N型功函数层覆盖所述多个开口的侧壁，且防止该接触孔金属伸入连接至所述多个内连线结构区域的所述多个P型场效应晶体管的所述多个栅极结构以影响其功函数。
7.如权利要求6所述的防止一接触孔金属伸入相邻的栅极元件以影响所述多个栅极元件功函数的方法，其中该N型功函数层由一材料形成，该材料系择自下列族群：TiAl、Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn和Zr。
8.一种防止一接触孔金属伸入相邻的栅极元件以影响所述多个栅极元件功函数的集成电路结构，包括：
一栅极结构，其具有包括一栅极金属层的一栅极堆叠结构，其中该栅极结构使用一虚设多晶硅且利用一取代栅极工艺形成；以及
以一接触孔金属材料填充的一接触孔插塞，其中该接触孔插塞利用化学气相沉积法沉积而成，且其中该接触孔插塞沉积于该栅极堆叠结构的该栅极金属层上，且该接触孔插塞相邻于该栅极结构，且其中位于该接触孔插塞下方的该栅极金属层被一功函数层环绕以防止该接触孔金属伸入该栅极堆叠结构。
9.如权利要求8所述的防止一接触孔金属伸入相邻的栅极元件以影响所述多个栅极元件功函数的集成电路结构，其中该接触孔金属为钨，其中该栅极金属层为一静态随机存取存储器单元的一字线。
10.如权利要求8所述的防止一接触孔金属伸入相邻的栅极元件以影响所述多个栅极元件功函数的集成电路结构，其中该栅极结构为一N型场效应晶体管的一部分。
11.如权利要求8所述的防止一接触孔金属伸入相邻的栅极元件以影响所述多个栅极元件功函数的集成电路结构，其中该功函数层为由一材料形成的一P型功函数层，该P型功函数层，该材料系择自下列族群：TiN、WN、TaN、Re、Fe、Ru、Co、Rh、Ir、Ni、Pd和Pt。
12.如权利要求8所述的防止一接触孔金属伸入相邻的栅极元件以影响所述多个栅极元件功函数的集成电路结构，其中该功函数层为由一材料形成的一N型功函数层，该N型功函数层由一材料形成，该材料系择自下列族群：TiAl、Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn和Zr。
13.如权利要求8所述的防止一接触孔金属伸入相邻的栅极元件以影响所述多个栅极元件功函数的集成电路结构，其中该功函数层最小厚度为
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US12/713,395 | 2010-02-26 | ||
| US12/713,395 US8525270B2 (en) | 2010-02-26 | 2010-02-26 | Structures and methods to stop contact metal from extruding into replacement gates |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102169829A true CN102169829A (zh) | 2011-08-31 |
| CN102169829B CN102169829B (zh) | 2013-10-02 |
Family
ID=44490936
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2010102881462A Active CN102169829B (zh) | 2010-02-26 | 2010-09-19 | 防止接触孔金属伸入栅极的集成电路结构及其方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US8525270B2 (zh) |
| CN (1) | CN102169829B (zh) |
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| CN111430348A (zh) * | 2020-04-14 | 2020-07-17 | 福建省晋华集成电路有限公司 | 存储器及其形成方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR102089682B1 (ko) | 2013-07-15 | 2020-03-16 | 삼성전자 주식회사 | 반도체 장치 및 이의 제조 방법 |
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| KR102231205B1 (ko) | 2014-11-19 | 2021-03-25 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| US9685532B2 (en) | 2015-03-24 | 2017-06-20 | International Business Machines Corporation | Replacement metal gate structures |
| US10177240B2 (en) | 2015-09-18 | 2019-01-08 | International Business Machines Corporation | FinFET device formed by a replacement metal-gate method including a gate cut-last step |
| CN107039439B (zh) * | 2016-02-04 | 2020-03-10 | 中芯国际集成电路制造(上海)有限公司 | 存储器及其形成方法 |
| US10355131B2 (en) | 2016-05-17 | 2019-07-16 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor structure and manufacturing method thereof |
| JP6692258B2 (ja) | 2016-08-29 | 2020-05-13 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
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| US8222132B2 (en) | 2008-11-14 | 2012-07-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Fabricating high-K/metal gate devices in a gate last process |
-
2010
- 2010-02-26 US US12/713,395 patent/US8525270B2/en active Active
- 2010-09-19 CN CN2010102881462A patent/CN102169829B/zh active Active
-
2013
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| Publication number | Publication date |
|---|---|
| US9620620B2 (en) | 2017-04-11 |
| US20130323919A1 (en) | 2013-12-05 |
| US20110210403A1 (en) | 2011-09-01 |
| CN102169829B (zh) | 2013-10-02 |
| US8525270B2 (en) | 2013-09-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |