CN102158226B - 电压保持电路 - Google Patents

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Abstract

一种电压保持电路包括一第一开关、一第二开关、一第三开关、一第四开关、一运算放大器以及一电容。根据该第一开关至第四开关的切换，该运算放大器形成一单位增益缓冲器，在正常操作的状态下，该运算放大器的正输入端电性连接于一节点，该运算放大器的输出端电性连接于该电容，所以该电容的电压等于该节点的电压；在电源关闭的状态下，该运算放大器的正输入端电性连接于该电容，该运算放大器的输出端电性连接于该节点，所以该节点的电压等于该电容的电压。因此，该电压保持电路可于电源关闭的状态下保持该节点的电压。

Description

电压保持电路
技术领域
本发明是关于一种电压保持电路，尤指一种延迟锁定回路电路的电压保持电路。
背景技术
请参考图1，图1为背景技术的延迟锁定回路(Delay-Locked Loop Circuit，DLL)电路10的方块图。延迟锁定回路电路10可产生与输入时脉信号同周期但较原输入信号延迟一周期的输出信号。延迟锁定回路电路10包括相位频率检测器(Phase Frequency Detector，PFD)11，电荷泵(Charge Pump，CP)电路12，电容13、电压控制延迟线路(Voltage Controlled Delay Line，VCDL)14以及延迟电路(dummy delay)15。相位频率检测器11接收输入时脉信号SI以及回授信号FB并根据所检测的两信号相位及频率差产生上信号SU以及下信号SD。电荷泵电路12接收上信号SU以及下信号SD并根据上信号SU以及下信号SD的逻辑状态而改变所产生的电流信号。电容13接收来自电荷泵电路12的电流信号并进行低通滤波产生直流电压VA。电压控制延迟线路14接收输入时脉信号SI以及直流电压VA并根据直流电压VA决定输入时脉信号SI所须延迟的时间。电压控制延迟线路14的输出信号SO经过延迟电路产生回授信号FB。
对于具有回授回路的延迟锁定回路电路，节点电压VA(例如：736mV)在回授回路因部份电路电源关闭及元件漏电流而失去时，将上升/下降到电压VDD/VSS。而在离开部份电路电源关闭状态后，节点电压VA将需要很多时间来重建回授回路以回到原来的电压(736mV)。然而，一般双通道动态随机存取记忆体(DDR DRAM)晶片大约会在离开部份电源省电模式后的2～10个时脉时间后回到正常操作。因此，保持节点电压VA的准位是非常重要的。但若在省电模式时维持回授回路，将消耗太多的电力。若使用类比至数位转换器(ADC)或数位至类比转换器(DAC)来保持节点电压VA会占用太大的晶片面积，而使用大电容则会产生很大的负载效应。另外，开关元件的漏电流也是需要考虑的问题。
发明内容
因此，本发明的目的在于提供一种电压保持电路。
本发明是提供一种电压保持电路，包括一运算放大器、一第一开关、一第二开关、一第三开关、一第四开关以及一电容。该运算放大器具有一正输入端，一负输入端，以及一输出端电性连接于该负输入端。该第一开关具有一第一端，一第二端电性连接于该运算放大器的正输入端，以及一控制端用来接收一第一控制信号。该第二开关具有一第一端电性连接于该第一开关的第一端、一第二端电性连接于该运算放大器的负输入端，以及一控制端用来接收一第二控制信号。该第三开关具有一第一端电性连接于该运算放大器的输出端、一第二端，以及一控制端用来接收该第一控制信号。该第四开关具有一第一端电性连接于该运算放大器的正输入端、一第二端电性连接于该第三开关的第二端，以及一控制端用来接收该第二控制信号。该电容具有一第一端电性连接于该第四开关的第二端，以及一第二端电性连接于一地端。当该第一开关以及该第三开关导通时，该第二开关以及该第四开关关闭；当该第一开关以及该第三开关关闭时，该第二开关以及该第四开关导通。该电压保持电路根据该第一控制信号以及第二控制信号操作于一第一阶段以及一第二阶段。当该电压保持电路操作于该第一阶段时，该运算放大器的正输入端电性连接于一节点，该运算放大器的输出端电性连接于该电容。当该电压保持电路操作于该第二阶段时，该运算放大器的正输入端电性连接于该电容，该运算放大器的输出端电性连接于该节点。该电压保持电路电性连接于一延迟锁定回路(DLL)电路。该延迟锁定回路电路包括：一相位频率检测器(PFB)；一电荷泵(CP)电路，电性连接于该相位频率检测器；一电容，电性连接于该电荷泵；一电压控制延迟线路(VCDL)，电性连接于该电荷泵；以及一延迟电路，电性连接于该电压控制延迟线路以及该相位频率检测器。该电压保持电路电性连接于该电荷泵。
本发明另提供一种电压保持电路，包括一运算放大器、一电容以及一切换模块。该运算放大器具有一正输入端，一负输入端，以及一输出端电性连接于该负输入端。该切换模块用来于一第一阶段将该运算放大器的正输入端电性连接于一节点，且将该运算放大器的输出端电性连接于该电容，以及于一第二阶段将该运算放大器的正输入端电性连接于该电容，且将该运算放大器的输出端电性连接于该节点。该切换模块包括：一第一开关，具有一第一端电性连接于该节点，一第二端电性连接于该运算放大器的正输入端，以及一控制端用来接收一第一控制信号；一第二开关，具有一第一端电性连接于该节点、一第二端电性连接于该运算放大器的负输入端，以及一控制端用来接收一第二控制信号；一第三开关，具有一第一端电性连接于该运算放大器的输出端、一第二端，以及一控制端用来接收该第一控制信号；以及一第四开关，具有一第一端电性连接于该运算放大器的正输入端、一第二端电性连接于该第三开关的第二端，以及一控制端用来接收该第二控制信号。当该第一开关以及该第三开关导通时，该第二开关以及该第四开关关闭；当该第一开关以及该第三开关关闭时，该第二开关以及该第四开关导通。该电压保持电路电性连接于一延迟锁定回路(DLL)电路。该延迟锁定回路电路包括：一相位频率检测器(PFD)；一电荷泵(CP)电路，电性连接于该相位频率检测器；一电容，电性连接于该电荷泵；一电压控制延迟线路(VCDL)，电性连接于该电荷泵；以及一延迟电路，电性连接于该电压控制延迟线路以及该相位频率检测器。该节点为该电荷泵的输出端。
附图说明
图1为背景技术的延迟锁定回路电路的方块图。
图2为本发明的电压保持电路的示意图。
图3为电压保持电路的控制信号的波形图。
图4为电压保持电路于第一阶段的等效电路的示意图。
图5为电压保持电路于第二阶段的等效电路的示意图。
图6为电压保持电路电性连接于延迟锁定回路电路的示意图。
【主要元件符号说明】
10    延迟锁定回路电路    11    相位频率检测器
12    电荷泵电路          13    电容
14    电压控制延迟线路    15    延迟电路
20    电压保持电路        21    第一开关
22    第二开关            23    第三开关
24    第四开关            25    运算放大器
26    电容                A     节点
SI    时脉信号            FB    回授信号
SU    上信号              SD    下信号
VA     直流电压        S0    输出信号
S1     第一控制信号    S2    第二控制信号
Ph1    第一阶段        Ph2   第二阶段
具体实施方式
请参考图2，图2为本发明的电压保持电路20的示意图。电压保持电路20包括第一开关21、第二开关22、第三开关23、第四开关24、运算放大器25以及电容26。运算放大器25的输出端电性连接于运算放大器25的负输入端。第一开关21电性连接于节点A以及运算放大器25的正输入端之间，第二开关22电性连接于节点A以及运算放大器25的负输入端之间，第三开关23电性连接于运算放大器25的输出端以及电容26之间，第四开关24电性连接于运算放大器25的正输入端以及电容26之间。在本实施例中，第一开关21以及第三开关23由第一控制信号S1所控制，第二开关22以及第四开关24由第二控制信号S2所控制。当第一开关21以及第三开关23导通时，第二开关22以及第四开关24关闭；当第一开关21以及第三开关23关闭时，第二开关22以及第四开关24导通。开关21～24可以利用NMOS晶体管、PMOS晶体管、CMOS晶体管或传输栅(transmission gate)来实现，当然此时控制信号也要随的改变。因此，通过开关21～24的切换，电压保持电路20可在电源关闭时保持节点A的电压准位。
请参考图3，图3为电压保持电路20的控制信号的波形图。第一控制信号S1以及第二控制信号S2为互补的信号，当第一控制信号S1为高准位时，第二控制信号S2为低准位；当第一控制信号S1为低准位时，第二控制信号S2为高准位。根据第一控制信号S1以及第二控制信号S2，电压保持电路20的操作时序包括第一阶段Ph1以及第二阶段Ph2，在第一阶段Ph1时，第一开关21以及第三开关23导通，且第二开关22以及第四开关24关闭；在第二阶段Ph2时，第一开关21以及第三开关23关闭，且第二开关22以及第四开关24导通。第一阶段Ph1表示电压保持电路20在正常操作的状态下，此时节点A的电压将被储存于电容26中。第二阶段Ph2表示电压保持电路20在电源关闭的状态下，此时节点A可利用电容26来保持电压准位。
请参考图4，图4为电压保持电路20于第一阶段Ph1的等效电路的示意图。在第一阶段Ph1时，第一开关21以及第三开关23导通，且第二开关22以及第四开关24关闭。如此，节点A电性连接于运算放大器25的正输入端输入，运算放大器25的输出端电性连接于电容26，运算放大器25形成单位增益缓冲器(unity-gain buffer)，节点A的电压通过运算放大器25输出至电容26，也就是节点A的电压对电容26充电，所以电容26的电压等于节点A的电压。在正常操作的状态下，电压保持电路20进入第一阶段Ph1，因此，节点A的电压可储存于电容26的中。
请参考图5，图5为电压保持电路20于第二阶段Ph2的等效电路的示意图。在第二阶段Ph2时，第一开关21以及第三开关23关闭，且第二开关22以及第四开关24导通。如此，电容26电性连接于运算放大器25的正输入端输入，运算放大器25的输出端电性连接于节点A，运算放大器25形成单位增益缓冲器，电容26的电压通过运算放大器25输出至节点A，所以节点A的电压等于电容26的电压。在电源关闭的状态下，电压保持电路20进入第二阶段Ph2，因此，节点A可通过电容26保持电压准位。
请参考图6，图6为电压保持电路20电性连接于延迟锁定回路(Delay-Locked Loop Circuit，DLL)电路10的示意图。延迟锁定回路电路10可产生与输入时脉信号同周期但较原输入信号延迟某一定相位的输出信号。延迟锁定回路电路10包括相位频率检测器(Phase Frequency Detector，PFB)11，电荷泵(Charge Pump，CP)电路12，电容13、电压控制延迟线路(VoltageControlled Delay Line，VCDL)14以及延迟电路(dummy delay)15。电压保持电路20电性连接于节点A，当延迟锁定回路10正常操作时，电压保持电路20的第一开关21以及第三开关23导通，且第二开关22以及第四开关24关闭，如此，电压保持电路20可接收来自电荷泵电路20的电流信号并通过电容16进行低通滤波产生直流电压VA，此时电容26的电压等于直流电压VA。当延迟锁定回路10的电源关闭时，电压保持电路20的第一开关21以及第三开关23关闭，且第二开关22以及第四开关24导通，如此，节点A可通过电容26保持电压准位。
综上所述，本发明的电压保持电路包括一第一开关、一第二开关、一第三开关、一第四开关、一运算放大器以及一电容。根据该第一开关至第四开关的切换，该运算放大器形成一单位增益缓冲器，在正常操作的状态下，该运算放大器的正输入端电性连接于一节点，该运算放大器的输出端电性连接于该电容，所以该电容的电压等于该节点的电压；在电源关闭的状态下，该运算放大器的正输入端电性连接于该电容，该运算放大器的输出端电性连接于该节点，所以该节点的电压等于该电容的电压。由于电压保持电路的电容以及运算放大器的漏电流都很小，所以电压保持电路可在电源关闭时用来保持该节点的电压。
以上所述仅为本发明的较佳实施例，凡依本发明申请专利范围所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (13)

1.一种电压保持电路，包括：
一运算放大器，具有一正输入端，一负输入端，以及一输出端电性连接于该负输入端；
一第一开关，具有一第一端，一第二端电性连接于该运算放大器的正输入端，以及一控制端用来接收一第一控制信号；
一第二开关，具有一第一端电性连接于该第一开关的第一端、一第二端电性连接于该运算放大器的负输入端，以及一控制端用来接收一第二控制信号；
一第三开关，具有一第一端电性连接于该运算放大器的输出端、一第二端，以及一控制端用来接收该第一控制信号；
一第四开关，具有一第一端电性连接于该运算放大器的正输入端、一第二端电性连接于该第三开关的第二端，以及一控制端用来接收该第二控制信号；以及
一电容，具有一第一端电性连接于该第四开关的第二端，以及一第二端电性连接于一地端。
2.如权利要求1所述的电压保持电路，其特征在于：当该第一开关以及该第三开关导通时，该第二开关以及该第四开关关闭；当该第一开关以及该第三开关关闭时，该第二开关以及该第四开关导通。
3.如权利要求1所述的电压保持电路，其特征在于：该电压保持电路根据该第一控制信号以及第二控制信号操作于一第一阶段以及一第二阶段。
4.如权利要求3所述的电压保持电路，其特征在于：当该电压保持电路操作于该第一阶段时，该运算放大器的正输入端电性连接于一节点，该运算放大器的输出端电性连接于该电容。
5.如权利要求4所述的电压保持电路，其特征在于：当该电压保持电路操作于该第二阶段时，该运算放大器的正输入端电性连接于该电容，该运算放大器的输出端电性连接于该节点。
6.如权利要求1所述的电压保持电路，其特征在于：该电压保持电路电性连接于一延迟锁定回路(DLL)电路。
7.如权利要求6所述的电压保持电路，其特征在于该延迟锁定回路电路包括：
一相位频率检测器(PFD)；
一电荷泵(CP)电路，电性连接于该相位频率检测器；
一电容，电性连接于该电荷泵；
一电压控制延迟线路(VCDL)，电性连接于该电荷泵；以及
一延迟电路，电性连接于该电压控制延迟线路以及该相位频率检测器。
8.如权利要求7所述的电压保持电路，其特征在于：该电压保持电路电性连接于该电荷泵。
9.一种电压保持电路，包括：
一运算放大器，具有一正输入端，一负输入端，以及一输出端电性连接于该负输入端；
一电容；以及
一切换模块，用来于一第一阶段将该运算放大器的正输入端电性连接于一节点，且将该运算放大器的输出端电性连接于该电容，以及于一第二阶段将该运算放大器的正输入端电性连接于该电容，且将该运算放大器的输出端电性连接于该节点；
其中，所述切换模块包括：
一第一开关，具有一第一端电性连接于该节点，一第二端电性连接于该运算放大器的正输入端，以及一控制端用来接收一第一控制信号；
一第二开关，具有一第一端电性连接于该节点、一第二端电性连接于该运算放大器的负输入端，以及一控制端用来接收一第二控制信号；
一第三开关，具有一第一端电性连接于该运算放大器的输出端、一第二端，以及一控制端用来接收该第一控制信号；以及
一第四开关，具有一第一端电性连接于该运算放大器的正输入端、一第二端电性连接于该第三开关的第二端，以及一控制端用来接收该第二控制信号。
10.如权利要求9所述的电压保持电路，其特征在于：当该第一开关以及该第三开关导通时，该第二开关以及该第四开关关闭；当该第一开关以及该第三开关关闭时，该第二开关以及该第四开关导通。
11.如权利要求9所述的电压保持电路，其特征在于：该电压保持电路电性连接于一延迟锁定回路(DLL)电路。
12.如权利要求11所述的电压保持电路，其特征在于该延迟锁定回路电路包括：
一相位频率检测器(PFD)；
一电荷泵(CP)电路，电性连接于该相位频率检测器；
一电容，电性连接于该电荷泵；
一电压控制延迟线路(VCDL)，电性连接于该电荷泵；以及
一延迟电路，电性连接于该电压控制延迟线路以及该相位频率检测器。
13.如权利要求12所述的电压保持电路，其特征在于：该节点为该电荷泵的输出端。
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