CN102148214A - 用于服从双图案化的标准单元设计的方法 - Google Patents

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Abstract

半导体芯片包括一行单元，其中，每个单元包括VDD线和VSS线。单元的所有VDD线连接为单条VDD线，单元的所有VSS线连接为单条VSS线。该行单元中没有具有偶数条G0路径的双图案化完整迹线，或者该行单元中没有具有奇数条G0路径的双图案化完整迹线。此外，还公开了一种用于服从双图案化的标准单元设计的方法。

Description

用于服从双图案化的标准单元设计的方法
技术领域
本公开涉及集成电路设计，更具体地说，涉及使用双图案化技术来形成集成电路。
背景技术
双图案化是开发用于光刻的技术用来提高部件密度。通常，使用光刻技术在晶片上形成集成电路的部件，其包括涂覆光刻胶和在光刻胶上限定图案。被图案化的光刻胶中的图案首先限定在光刻掩模中，并且其通过光刻掩模中的透明部分或者不透明部分来实现。接着，被图案化的光刻胶中的图案转印到所制造的部件上。
随着集成电路比例不断缩小，光学邻近效应成为不断增加的大问题。当两个独立的部件彼此靠得太近时，光学邻近效应可能引起部件之间的短路。为了解决该问题，引入了双图案化技术。密集设置的部件被分到同一双图案化掩模组的两个掩模中，其中，这两个掩模均用于曝光相同的光刻胶。在每个掩模中，部件之间的距离超过其它单掩模中的部件之间的距离，因此，减少了或基本消除了光学邻近效应。
然而，双图案化技术不能解决当两个单元邻接时产生的固有的冲突问题。例如，参照图1，第一单元包括部件VDD、VSS、2和4，它们相邻设置，其中距离S1′，S2′和S3′均小于光刻极限。因此，双图案化技术可以用于增加部件VDD、VSS、2和4之间的距离。参照图2，第二单元包括部件VDD、VSS和6，它们相邻设置，其中距离S4′和S5′均小于光刻极限。因此，也可以使用双图案化技术。然而，如果第一单元和第二单元相邻接，则会出现问题。在第一单元中，部件VDD和4必须在相同的掩模中，部件VSS和2必须在不同于部件VDD和4的掩模的同一掩模上。在第二单元中，VDD和VSS必须在不同于部件6的掩模的同一掩模上。因此，第一单元和第二单元对于部件VDD和VSS应该在同一掩模中还是在不同的掩模中具有相矛盾的要求。
发明内容
根据实施例的一个方面，半导体芯片包括成行的单元，其中，每个单元包括VDD线和VSS线。单元的所有VDD线被连接为单条VDD线，单元的所有VSS线被连接为单条VSS线。在单元行中不存在具有偶数个G0路径的双图案化完整迹线，或者在单元行中不存在具有奇数个G0路径的双图案化完整迹线。
此外，根据本发明的另一方面，还公开了一种半导体芯片，包括：一行单元，其中每个单元均包括VDD线和VSS线，其中，单元的所有的VDD线连接为单条VDD线，单元的所有VSS线连接为单条VSS线，并且其中，在一行单元中不存在具有偶数条G0路径的双图案化完整迹线，或者在一行单元中不存在具有奇数条G0路径的双图案化完整迹线。
在该半导体芯片中，没有双图案化完整迹线具有存在于一行单元中的偶数条G0路径，或者没有双图案化完整迹线具有存在于一行单元中的奇数条G0路径。
在该半导体芯片中，进一步包括多行单元，其中，在多行单元的任何单元中不存在具有偶数条G0路径的双图案化完整迹线，或者在半导体芯片的任何单元中不存在具有奇数条G0路径的双图案化完整迹线。
在该半导体芯片中，每条G0路径均与被分到相同双图案化掩模组的不同光刻掩模中的两个图案互联。
在该半导体芯片中，一行单元包括相互邻接的第一单元和第二单元，在第一单元和第二单元之间没有插入缓冲区，并且其中，第一单元和第二单元具有选自主要由D-S型邻接、X-S型邻接、X-D型邻接、和X-X型邻接组成的组中的邻接类型。
此外，根据本发明的另一方面，还公开了一种集成电路单元库，包括：多个单元，其中，集成电路单元库的基本上所有的单元中的基本上所有的双图案化完整迹线或者具有偶数条G0路径，或者具有奇数条G0路径。
在该集成电路单元库中，基本上所有的双图案化完整迹线具有偶数条G0路径，或者基本上所有的双图案化完整迹线具有奇数条G0路径。
在该集成电路单元库中，多个单元包括不含有双图案化完整迹线的单元。
在该集成电路单元库中，多个单元中的一个单元包括多条双图案化完整迹线，在单元中的所有双图案化完整迹线具有偶数条G0路径，或者具有奇数条G0路径。
在该集成电路单元库中，集成电路单元库的基本上所有的单元中的所有双图案化完整迹线或者具有偶数条G0路径，或者具有奇数条G0路径。
在该集成电路单元库中，每条G0路径均与被分到相同双图案化掩模组的两个光刻掩模中的两个图案互联。
此外，根据本发明的另一方面，还公开了一种集成电路单元库，包括：多个单元，其中，在集成电路单元库的任何单元中，基本上没有双图案化完整迹线具有偶数条G0路径，或者，在集成电路单元库的任何单元中，基本上没有双图案化完整迹线具有奇数条G0路径。
在该集成电路单元库中，在集成电路单元库的任何单元中，基本上没有双图案化完整迹线具有偶数条G0路径，或者在集成电路单元库的任何单元中，基本上没有双图案化完整迹线具有奇数条G0路径。
在该集成电路单元库中，多个单元包括不含有双图案化完整迹线的单元。
在该集成电路单元库中，多个单元中的一个单元包括多条双图案化完整迹线，其中，在单元中的所有双图案化完整迹线或者具有偶数条G0路径，或者具有奇数条G0路径。
在该集成电路单元库中，每条G0路径均与被分到相同双图案化掩模组的不同光刻掩模中的两个图案互联。
此外，根据本发明的另一方面，还公开了一种设计集成电路的方法，该方法包括：确定选自由仅偶数规则和仅奇数规则组成的组中的第一设计规则；确定集成电路库中第一多个候选单元的类型；从第一多个候选单元中选择第一组单元，其中，第一组单元服从第一设计规则；以及将第一组单元放入集成电路的第一行中，其中，第一行不包括违反第一设计规则的单元。
在该方法中，从第一多个候选单元中选择第一组单元的步骤进一步包括：不选择多个候选单元中违反第一设计及准则的单元。
在该方法中，进一步包括：确定选自由仅偶数规则和仅奇数规则组成的组中的第二设计规则，第二设计规则不同于第一设计规则；确定集成电路库中第二多个候选单元的类型；从第二多个候选单元中选择第二组单元，其中，第二组单元服从第二设计规则；以及将第二组单元放入集成电路的第二行，其中，第二行不包括违反第二设计规则的单元。
此外，根据本发明的另一方面，还公开了一种设计集成电路单元库的方法，该方法包括：确定选自由仅偶数规则和仅奇数规则组成的组中的设计规则；通过采用设计规则设计单元，其中，仅偶数规则对应于将单元中的所有双图案化完整迹线设计为仅具有偶数条G0路径，仅奇数规则对应于将单元中的所有双图案化完整迹线设计为仅具有奇数条G0路径；以及将单元添加到集成电路单元库中。
在该方法中，通过采用设计规则来设计集成电路单元库中基本上的所有单元，或者通过采用设计规则来设计集成电路单元库中的所有单元。
在该方法中，设计规则为仅偶数规则，或者设计规则为仅奇数规则。
在该方法中，进一步包括设计另外的单元并将另外的单元添加到集成电路单元库，其中，另外的单元不包括双图案化完整迹线。
在该方法中，进一步包括设计另外的单元并将另外的单元添加到集成电路单元库，其中，另外的单元包括多条双图案化完整迹线，其中，另外的单元中的所有的双图案化完整迹线或者具有偶数条G0路径，或者具有奇数条G0路径。
此外，根据本发明的另一方面，还公开了一种设计集成电路单元库的方法，该方法包括：设置包括多个单元的现有集成电路单元库；确定选自由仅偶数规则和仅奇数规则组成的组中的设计规则；在现有集成电路单元库中选择违反设计准则的不服从单元；将不服从单元修改为服从设计规则的新单元；以及将现有的集成电路单元库中的不服从单元替换为新单元。
在该方法中，进一步包括：贯穿现有集成电路单元库中的所有单元，查找违反设计规则的所有的不服从单元；将所有的不服从单元修改为服从设计规则的新单元；以及用新单元替换所有的不服从单元。
在该方法中，设计规则为仅偶数规则，或者设计规则为仅奇数规则。
在该方法中，进一步包括设计另外的单元并将另外的单元添加到集成电路单元库，其中，另外的单元不包括双图案化完整迹线。
在该方法中，进一步包括通过采用设计规则设计一单元并将单元添加到集成电路单元库，其中，仅偶数规则对应于将单元中的所有双图案化完整迹线设计为仅具有偶数条G0路径，仅奇数规则对应于将单元中的所有双图案化完整迹线设计为仅具有奇数条G0路径。
附图说明
为了更好地理解实施例及其优点，现在将结合附图所进行的以下描述作为参考，其中：
图1和图2示出传统的双图案化单元设计，其中，当邻接时两个单元具有固有的冲突；
图3A到图3D示出如何确定用于不同示例性情况的相同掩模的最小距离；
图4A示出所有的双图案化完整迹线具有偶数(2或4)个G0路径的单元；
图4B示出所有的双图案化完整迹线具有偶数(2或4)个G0路径和奇数个(3)G0路径的单元；
图5示出邻接的两个单元，其中，当单元邻接时不产生新的冲突；
图6示出插在两个单元之间的缓冲区；
图7A到图7F示出不同类型的单元边界；以及
图8A到图8D示出不同类型的单元边界的邻接，其中，没有产生违反设计规则的问题。
具体实施方式
以下详细描述本发明实施例的制造和使用。然而，应该想到，实施例提供可以在多种特定环境中的多种可应用发明思想。所描述的特定实施例仅是制造和使用本发明的特定方式，并不限制本发明的范围。
提供了一种新颖的双图案化设计方法。下面描述该实施例的变型。贯通各个视图和说明性的实施例，相同的参考标号用于指定相同的单元。而且，下面描述的部件可以在相同的光刻掩模中，或者，可以被分到同一双图案化掩模组的两个光刻掩模中。
在单元库中，有多个预先设计的标准单元。在对集成电路进行布局时，单元库中的标准单元被复制到芯片表示的期望位置(称为“布局”)。邻近的单元可以彼此邻接。单元库中的标准单元的设计必须遵循一套设计规则，必须在不违反设计规则的情况下设计标准单元中的部件(诸如，阱区、有源区、多晶硅线、金属线、接触栓塞、通孔等)。在双图案化技术中，标准单元设计也需要遵循一定的设计规则，在这些规则中有间距要求。
图3A到图3D示出了各种示例性实施例，其中，需要执行间距要求。参照图3A，部件F1和F2为独立的部件，它们的长度方向相互垂直并且具有一距离a。例如，假设在相应集成电路的形成技术(例如，60nm技术、45nm技术等)中允许的最小间距为S，那么图3A中部件(其为布局中部件的实际图案)F 1和F2之间最小相同掩模距离(下文可选地被称为G0距离)可以被限定为2.1S。这意味着，如果距离a小于最小相同掩模距离2.1S的话，那么部件必须被分到双图案化掩模组的两个掩模中。否则，会违反设计规则。应该注意到，用于不同图案的最小相同掩模距离可以不同。例如，在图3B中，最小相同掩模距离可以是1.6S，这意味着，如果相同部件的不同部分F1和F2的距离b小于1.6S，那么必须重新设计包括部分F1和F2的部件，直到距离b大于最小相同掩模距离。在图3C中，部件F1和F2在其长度方向彼此平行且具有距离c，相应的最小相同掩模距离可以为1.6S。在图3D中，例如，具有距离d的对角设置的部件F1和F2可以具有最小相同掩模距离1.6S，其意味着，距离d需要大于1.6S，否则部件F1和F2在双图案化掩模组的不同掩模中。
尽管基于部件的布局情况以及基于哪种技术用于形成相应的集成电路，不同部件间的最小相同掩模距离可以不同，然而，最小相同掩模距离依然可以例如通过确定采用图3A到图3D中的哪种情况(尽管可以有更多的情况)以及在设计标准单元之前确定形成技术来预先确定。然后，在设计标准单元时执行该限定的最小相同掩模距离。
图4A示出了示例性的标准单元，其包括部件VDD，VSS，2，4，6，8和10。部件VDD，VSS，2，4，6，8和10可以在同一双图案化掩模组的两个光刻掩模中。通过采用设计规则，可以确定标准单元中部件间的距离是否小于相应的最小相同掩模距离。如果两部件间的距离小于相应的最小相同掩模距离，那么，可以绘制连接这两个部件的线，以下将该线称为G0路径。相反地，如果两部件间的距离等于或大于相应的最小相同掩模距离，则不绘制G0路径。因此，在图4A中有8条G0路径，P1到P8。应该注意，每条G0路径必须互连两个必须被分(分开)到双图案化掩模组的两个掩模中的部件(图案)。
如果标准单元中的G0路径可以用于建立从部件VDD跨越直到部件VSS的迹线，那么，将该迹线称为双图案化完整迹线。从而，在图4A中示出的单元中有三条双图案化完整迹线，即，迹线T1包括G0路径P1，P2，P5和P6，迹线T2包括G0路径P3，P4，P5和P6，迹线T3包括G0路径P7和P8。应该认识到，单元可以包括一个或多个双图案化完整迹线，或者可以不包括任何双图案化完整迹线。例如，假设图4A中的单元不包括部件8和10，部件6和VSS间的距离大于相应的最小相同掩模距离，那么，单元不具有任何双图案化完整迹线。
当使用双图案化技术时，单元库中的标准单元必须能够被分到双重掩模中的两个掩模中，其中，在任何标准单元中没有固有的冲突。因此，标准单元为无冲突的G0，这意味着，距离小于相应最小相同掩模距离的任何两部件可以被分到双图案化掩模组的两个掩模中。从而，在相同标准单元中的所有双图案化完整迹线具有偶数条G0路径(以下将相应的双图案化完整迹线称为偶数完整迹线)，或者，在相同标准单元中的所有双图案化完整迹线具有奇数条G0路径(以下将相应的双图案化完整迹线称为奇数完整迹线)。使用图4A中的单元作为一实例，双图案化完整迹线T1，T2和T3中的G0路径的数量分别为4，4和2，所有的均为偶数，因此，图4A中的单元为G0无冲突单元。
参照图4B，假设增加部件11，G0路径P9和P10将会增加到已有的G0路径中。还增加了包括G0路径P7，P9和P10的新的双图案化完整迹线。因此，图4B中的单元包括具有偶数(2和4)G0路径的双图案化完整迹线和具有奇数(3)G0路径的双图案化完整迹线。从而，任何偶数完整迹线可以形成具有奇数完整迹线的环，而且，可以发现，在不引起固有冲突的情况下，该环中的部件不能顺利地分到双图案化掩模组的两个掩模中。
图5示出两个单元(单元1和单元2)邻接。在两个单元邻接时，单元1和单元2的VDD连接，单元1和单元2中的VSS连接。因此，如果单元1和单元2中的一个具有偶数完整迹线，而另一个具有奇数完整迹线，那么，当偶数完整迹线形成具有奇数完整迹线的环时，该环中所涉及的部件不能分到双图案化掩模组的两个掩模中。从而，单元1和单元2中的双图案化完整迹线或者被设计成全部为偶数完整迹线，或者被设计为全部为奇数完整迹线。
应该意识到，在设计集成电路时，集成电路中的单元可以被设置成多行(例如，图5中的单元1和单元2为一行的一部分)，其中，每行包括多个单元，例如，多于100个，或者甚至1000个单元，同一行中的所有单元的所有双图案化完整迹线或者具有偶数条G0路径(其中相应的设计规则称为仅偶数规则)，或者具有奇数条G0路径(其中相应的设计规则成为仅奇数规则)。而且，在同一半导体芯片中有多个单元，在该同一芯片中的所有单元的所有双图案化完整迹线可以具有偶数条G0路径，或者可以具有奇数条G0路径。
由于单元库中的一个单元可能与另一个单元相邻接，并且当它们相邻接时，相邻接的单元中的双图案化完整迹线或者需要为完全的偶数完整迹线，或者需要为完全的奇数完整迹线。从而，单元设计中可以执行设计规则，以使单元库中所有的或基本上所有的(例如，大约80％以上，大约90％以上，或者甚至大约95％或99％以上)单元的双图案化完整迹线全部为偶数完整迹线或全部为奇数完整迹线。相应的设计规则分别为仅偶数规则或仅奇数规则。换句话说，单元库中没有单元或者基本上没有单元具有任何奇数完整迹线，或者单元库中没有单元或者基本上没有单元具有任何偶数完整迹线。在执行这样的设计规则时，在不产生新的固有冲突的情况下，单元库中的任何两个单元可以邻接。
在可选实施例中，单元库可以包括所有双图案化完整迹线为偶数完整迹线的单元以及所有双图案化完整迹线为奇数完整迹线的额外的单元。单元库中的单元可被标记，从而当单元放在集成电路中时，每行单元将仅包括双图案化完整迹线为偶数完整迹线的单元，或者仅包括双图案化完整迹线为奇数完整迹线的单元。为了满足这种放置上的要求，为相应的单元标记/记录单元的类型(它们的双图案化完整迹线是偶数完整迹线还是奇数完整迹线)，从而，可以选择正确类型的单元。在放置一行集成电路时，只选择和放置满足放置要求的单元(通过确定它们的类型)，而违反放置要求的单元没有被选择，并且没有被放到该行中。然而，不同的行可以或不可以具有相对立的放置要求。例如，第一行可以只包括所有双图案化完整迹线为偶数完整迹线的单元，而第二行可以只包括所有双图案化完整迹线为奇数完整迹线的单元。
在一个实施例中，可以有已经设计好的现有单元库，其中，单元库中的所有的独立单元均为G0无冲突的。然而，一些单元中的双图案化完整迹线早已具有偶数条G0路径，而一些其他单元中的双图案化完整迹线早已具有奇数条G0路径。因此，可以通过采用仅奇数规则或者仅偶数规则来修改单元库，从而，单元库中没有单元或者几乎没有单元具有任何偶数完整迹线，或者单元库中没有单元或者几乎没有单元具有任何奇数完整迹线。单元库的修改可以包括：确定设计规则(期望是仅偶数规则还是仅奇数规则)；检查单元库中的所有单元，以确定它们的双图案化完整迹线中的G0路径的数量，从而，收回不满足标准的单元(称为不服从单元)；以及修改(重新设计)不服从单元以产生符合设计规则的新的单元。接着，修改后的单元存储到现有的单元库中，从而代替不服从单元。
通过使用双图案化技术，使得单元中的部件紧凑，从而减少了单元的芯片面积。然而，当两个单元邻接时，相邻单元中的部件可以在同一光刻掩模中，因此，不能具有小于最小相同掩模距离的距离。例如，在图6(也请参照图5)中，部件20，22和24将会在同一光刻掩模中(注意表示G0路径的线，其使得部件20，22和24放在同一掩模中)。因此，需要在单元1和单元2之间插入缓冲区，从而部件20和22之间的距离以及部件20和24之间的距离等于或大于相应的最小相同掩模距离。缓冲区可以仅包括VDD线和VSS线，而没有其他部件(图案)。缓冲区占用芯片面积，因此，优选地，如果可能，不插入缓冲区。
图7A到图7E为具有边界部件的示例性单元。距离边界B的距离D小于最小相同掩模距离一半的部件为边界部件。在图7A中，(由于两个G0路径的存在)边界部件F4需要位于与部件VDD和VSS的掩模不同的掩模中。因此，图7A中示出的单元边界B称为不同类型(D型)边界。在图7B中，边界部件F5需要位于与部件VDD和VSS的掩模相同的掩模中。因此，图7B中示出的单元边界称为同类型(S型)边界。图7C中，边界部件F6可以位于与部件VDD和VSS的掩模相同的掩模中或者位于与部件VDD和VSS的掩模不同的掩模中(由于在部件F6和VDD/VSS之间没有G0路径)。因此，图7C中示出的单元边界称为无类型(X型)边界。在图7D中，边界部件F7需要位于与部件VDD和VSS的掩模相同的掩模中，而边界部件F8和F9需要位于与部件VDD和VSS的掩模不同的掩模中。因此，图7D中示出的单元边界称为混合型(M型)边界。图7E示出了另一D型边界，而图7F示出另一S型边界。
当以下单元边界相邻接时，不需要插入缓冲区：D型边界与S型边界邻接(称为D-S型邻接)、X型边界与S型边界邻接(称为X-S型邻接)、X型边界与D型边界邻接(称为X-D型邻接)、或者X型边界与X型边界邻接(称为X-X型邻接)。图8A，8B，8C和8D分别示出了D-S型邻接、X-S型邻接、X-D型邻接、和X-X型邻接。从图8A到图8D可以发现，即使没有缓冲区，仍然可以实现将部件分到相同掩模组的不同掩模中。
可选地，当M型边界与X型边界邻接(称为M-X型邻接)、M型边界与M型边界邻接(称为M-M型邻接)、M型边界与D型边界邻接(称为M-D型邻接)、或者M型边界与S型边界邻接(称为M-S型邻接)时，可能需要缓冲区。将如图8B到8D示出的边界邻接的准则与图4和图5所涉及的设计规则相结合，可以显著地减少集成电路的芯片面积。
尽管已经详细地描述了本发明及其优势，但应该理解，可以在不背离所附权利要求限定的本发明主旨和范围的情况下，做各种不同的改变，替换和更改。而且，本申请的范围并不仅限于本说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员应理解，通过本发明，现有的或今后开发的用于执行与根据本发明所采用的所述相应实施例基本相同的功能或获得基本相同结果的工艺、机器、制造，材料组分、装置、方法或步骤根据本发明可以被使用。因此，所附权利要求应该包括在这样的工艺、机器、制造、材料组分、装置、方法或步骤的范围内。此外，每条权利要求构成单独的实施例，并且多个权利要求和实施例的组合在本发明的范围内。

Claims (10)

1.一种半导体芯片，包括：
一行单元，其中每个单元均包括VDD线和VSS线，其中，所述单元的所有的VDD线连接为单条VDD线，所述单元的所有VSS线连接为单条VSS线，并且其中，在所述一行单元中不存在具有偶数条G0路径的双图案化完整迹线，或者在所述一行单元中不存在具有奇数条G0路径的双图案化完整迹线。
2.根据权利要求1所述的半导体芯片，进一步包括多行单元，其中，在所述多行单元的任何单元中不存在具有偶数条G0路径的双图案化完整迹线，或者在所述多行单元的任何单元中不存在具有奇数条G0路径的双图案化完整迹线。
3.根据权利要求1所述的半导体芯片，其中，每条G0路径均与被分到相同双图案化掩模组的不同光刻掩模中的两个图案互联，或者
其中，所述一行单元包括相互邻接的第一单元和第二单元，在所述第一单元和所述第二单元之间没有插入缓冲区，并且其中，所述第一单元和第二单元具有选自主要由D-S型邻接、X-S型邻接、X-D型邻接、和X-X型邻接组成的组中的邻接类型。
4.一种集成电路单元库，包括：
多个单元，其中，所述集成电路单元库的基本上所有的单元中的基本上所有的双图案化完整迹线或者具有偶数条G0路径，或者具有奇数条G0路径。
5.根据权利要求4所述的集成电路单元库，其中，所述多个单元包括不含有双图案化完整迹线的单元；或者
其中，所述多个单元中的一个单元包括多条双图案化完整迹线，在所述单元中的所有双图案化完整迹线具有偶数条G0路径，或者具有奇数条G0路径；或者
其中，每条G0路径均与被分到相同双图案化掩模组的两个光刻掩模中的两个图案互联。
6.一种集成电路单元库，包括：
多个单元，其中，在所述集成电路单元库的任何单元中，基本上没有双图案化完整迹线具有偶数条G0路径，或者，在所述集成电路单元库的任何单元中，基本上没有双图案化完整迹线具有奇数条G0路径。
7.根据权利要求6所述的集成电路单元库，其中，所述多个单元包括不含有双图案化完整迹线的单元；或者
其中，所述多个单元中的一个单元包括多条双图案化完整迹线，其中，在所述单元中的所有双图案化完整迹线或者具有偶数条G0路径，或者具有奇数条G0路径；或者
其中，每条G0路径均与被分到相同双图案化掩模组的不同光刻掩模中的两个图案互联。
8.一种设计集成电路的方法，所述方法包括：
确定选自由仅偶数规则和仅奇数规则组成的组中的第一设计规则；
确定集成电路库中第一多个候选单元的类型；
从所述第一多个候选单元中选择第一组单元，其中，所述第一组单元服从所述第一设计规则；以及
将所述第一组单元放入所述集成电路的第一行中，其中，所述第一行不包括违反所述第一设计规则的单元。
9.根据权利要求8所述的方法，其中，从所述第一多个候选单元中选择第一组单元的步骤进一步包括：不选择所述多个候选单元中违反第一设计及准则的单元。
10.根据权利要求8所述的方法，进一步包括：
确定选自由所述仅偶数规则和所述仅奇数规则组成的组中的第二设计规则，所述第二设计规则不同于所述第一设计规则；
确定所述集成电路库中第二多个候选单元的类型；
从所述第二多个候选单元中选择第二组单元，其中，所述第二组单元服从所述第二设计规则；以及
将所述第二组单元放入所述集成电路的第二行，其中，所述第二行不包括违反所述第二设计规则的单元。
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