CN102130072A - 承载板及其制法 - Google Patents

承载板及其制法 Download PDF

Info

Publication number
CN102130072A
CN102130072A CN2010100038994A CN201010003899A CN102130072A CN 102130072 A CN102130072 A CN 102130072A CN 2010100038994 A CN2010100038994 A CN 2010100038994A CN 201010003899 A CN201010003899 A CN 201010003899A CN 102130072 A CN102130072 A CN 102130072A
Authority
CN
China
Prior art keywords
loading plate
plate according
packaging
making
substrate carrier
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2010100038994A
Other languages
English (en)
Other versions
CN102130072B (zh
Inventor
陈嘉音
王愉博
祁成伟
黄建屏
柯俊吉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siliconware Precision Industries Co Ltd
Original Assignee
Siliconware Precision Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siliconware Precision Industries Co Ltd filed Critical Siliconware Precision Industries Co Ltd
Priority to CN2010100038994A priority Critical patent/CN102130072B/zh
Publication of CN102130072A publication Critical patent/CN102130072A/zh
Application granted granted Critical
Publication of CN102130072B publication Critical patent/CN102130072B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Packaging Frangible Articles (AREA)

Abstract

本申请公开一种承载板及其制法，其中承载板包括：基板载体；封装基板，嵌设于该基板载体中；以及多个第一定位孔，贯穿该基板载体的第一及第二表面，且设于各该封装基板的周围。本发明排除有瑕疵的封装基板，而将无瑕疵的封装基板嵌设于该基板载体中以免除后续制造方法的浪费，且将该封装基板直接嵌设于该基板载体中，而能简化制造方法及节省材料成本。本发明进一步提供一种承载板的制法。

Description

承载板及其制法
技术领域
本发明涉及一种基板及其制法，尤其涉及一种能提高产值的承载板及其制法。
背景技术
半导体封装件(Semiconductor Package)为一种将半导体芯片(chip)电性连接在一导线架或基板的承载件上，再以如环氧树脂的封装胶体包覆在该半导体芯片及承载件上，以通过该封装胶体保护该半导体芯片及承载件，而能避免外界的水气或污染物的侵害。
而以基板为承载件的半导体封装件来说，现有基板将整版(panal)的量产后再裁切成条状(strip)，而成为基板条以供放置晶片及封装。但是，现有整版的基板受限于排版，而无法于相同的单位面积中提高基板条的数量。
请参阅图1，为此，而有如美国专利第6,828,002号的具有凸部及凹部的基板条(Substrate strip with sides having flanges and recesses)，是在基板条10的一侧边10a设有凸部11，而在另一基板条10’的相对应的一侧边10b设有相对应该凸部11的凹部12，以另该基板条10的凸部11对应另一基板条10’的凹部12，从而提高排版效率，以提高基板条10的数量。
但是，该具有凸部11及凹部12的基板条10必须使用冲压设备，因而提高制造方法的设备成本，并且降低生产速度；此外，该基板条10的侧边形成凸部11及凹部12必须使用特殊的模具，因此增加制造方法的工具成本。
另外，该具有凸部11及凹部12的基板条10，因该基板条10的侧边并非平直状，而无法与现有齐边的基板条共用制造方法设备及工具，因而增加整体的设备成本。
同时，上述的现有基板条10具有多个直线排列的基板单元13，而这些基板单元13并非绝对正确无误，若其中一个有瑕疵，于后续制造方法中仍进行封装，则导致成本的浪费。虽然，业界中针对基板条10仅有一不良的基板单元13，可采取去除并替换一正常基板单元13，但此法使得工序更加繁复，且基板条排版使用率并未提升。
请参阅图2A至2D，为解决现有基板条中的基板单元若有瑕疵的缺失，而有如美国专利第7,348,211号的半导体封装及制法(Method forfabricating semiconductor packages)。
如图2A所示，是在已检测完成的基板单元21上接置芯片22，此外，另制备一基板承载件23，且该基板承载件23具有多个开口230，在该基板承载件23的底面形成胶带24，以封住该开口230的一端，并将该已接置有芯片22的基板单元21容置于该开口230的胶带24上。
如图2B所示，在该基板承载件23的开口230与芯片22之间的间隙(gaps)231中填入粘胶25，以将该已接置有芯片22的基板单元21固定于该基板承载件23的开口230中；接着，在该基板承载件23及芯片22上形成封装胶体26；之后，去除该胶带24，以露出该基板单元21未封装的表面。
如图2C所示，该基板单元21的外露表面上具有球垫(ballpads)211，在该球垫211上接置有锡球27。
如图2D所示，最后，沿着该基板单元21的边缘切除该基板承载件23及封装胶体26，以成为多个封装结构2。
但是，上述的制法，虽能在进行放置晶片及封装前先排除可能有瑕疵的基板单元21，但必须另制备一供承载该基板单元21的基板承载件23，且在将该已接置有芯片22的基板单元21容置于该开口230的胶带24上后，必须先在该基板承载件23的开口230与芯片22之间的间隙231中填入粘胶25，而将该已接置有芯片22的基板单元21先固定于该基板承载件23的开口230中；因而，必须增加该基板承载件23的材料成本，且须先以该胶带24及粘胶25用以固定该已接置有芯片22的基板单元21，而增加该制造方法的材料成本及制造方法的复杂度，导致整体成本的增加。
此外，该已接置有芯片22的基板单元21固定于该基板承载件23的开口230中后，该基板单元21与开口230之间存有制造公差，导致每个基板单元21之间产生相对误差，如此即影响该基板单元21的绝对位置产生偏差，而影响后续制造方法中的该封装胶体26的封装制造方法及于该基板单元21的球垫211上接置锡球27的制造方法。
因此，鉴于上述的问题，如何先排除基板单元的问题、避免现有须先制备基板承载件、及用以固定该已接置有芯片的基板单元的胶带与粘胶而导致成本增加等问题，实已成为目前亟欲解决的课题。
发明内容
鉴此，本发明揭露一种承载板，包括：基板载体，具有第一表面及相对的第二表面；多个封装基板，嵌设于该基板载体中；以及多个第一定位孔，贯穿该基板载体的第一及第二表面，且设于各该封装基板的周围。
上述的承载板，这些第一定位孔可为圆孔，并环设于该封装基板；或者，这些第一定位孔为直角状穿孔，并设于该封装基板的至少两相应对角处；又或者，这些第一定位孔为长槽孔，并环设于该封装基板。
在另一结构示例中，该基板载体可进一步包括多个第二定位孔，贯穿该基板载体的第一及第二表面，且设于该基板载体的边缘。
本发明进一步提供一种嵌设封装基板的承载板的制法，包括：提供具有模穴的模具，且该模穴中具有多个定位部，以界定多基板置放区；于各该基板置放区对应放置封装基板；于该模穴中注入塑胶材料，以形成基板载体并令这些封装基板嵌设于该基板载体中，而得到该承载板；以及开模取出该承载板，从而于该承载板中对应各该定位部处形成多个第一定位孔。
依上述的承载板的制法，该模具是由下模及上模组成，且该模穴设于该下模上。于一具体实施例中，该模穴为长槽状。
在本发明的另一制法中，该模穴中进一步具有多个定位柱，以供开模后在该基板载体的边缘形成多个第二定位孔。
在实施上，定位部可为多个柱体，且这些柱体围构该封装基板；或者，该定位部可为角板，以对角夹设该封装基板；又或者，该定位部可为多块体，且这些块体围构该封装基板。
所述的定位柱、柱体、角板、及块体以具有拔模锥度为佳，通常，该拔模锥度界于10°至30°，且最佳者约为15°。由于各该定位部以具有拔模锥度为佳，故贯穿该基板载体的第一及第二表面的承载板的第一定位孔，其位于该第一表面的第一开口的面积小于位于该第二表面的第二开口。
由上可知，本发明承载板及其制法，先将封装基板完成检测，以事先排除有瑕疵的封装基板，以免除后续制造方法的浪费，而节省制造成本；接着，将该封装基板排列置于该模具的模穴中，之后在该模穴中注入塑胶材料，以将这些封装基板嵌设于所形成的基板载体中，因而能免除现有另备制基板承载件的缺失，且无须如现有需以胶带与粘胶固定基板单元，而能避免导致成本增加等问题。
附图说明
图1为美国专利第6,828,002号的承载板的上视图；
图2A至2D为美国专利第7,348,211号的制法的剖视示意图；
图3A至3D为本发明承载板的制法的示意图；其中，该图3A-1至3A-3为具有不同定位部的下模的上视图；而该图3D-1至3D-3为根据不同下模制得的承载板的上视图；以及
图3E及3F为利用本发明承载板进行封装制造方法的示意图。
主要元件符号说明
10    基板条
10’  基板条
10a   侧边
10b   侧边
11    凸部
12    凹部
13    基板单元
2     封装结构
21    基板单元
211   球垫
22    芯片
23    基板承载件
230   开口
231   间隙
24    胶带
25    粘胶
26    封装胶体
27    锡球
3     封装结构
30    模具
30a   下模
30b   上模
300   模穴
31    定位部
31a   柱体
31b   角板
31c   块体
310   基板置放区
32    定位柱
33    封装基板
34    承载板
341   第一定位孔
342   第二定位孔
343   第一表面
344   第二表面
345   第一开口
346   第二开口
35    芯片
36    封装胶体
37    基板载体
A     法线
α    夹角
具体实施方式
以下通过特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其他优点及功效。
请参阅图3A至3F，为本发明所揭露的一种承载板的制法。
如图3A所示，首先，提供一由下模30a及上模30b组成的模具30，在本实施例中，该下模30a具有长槽状的模穴300，并于该模穴300中具有多个定位部31，且在图3A所示的优选实施例中，该模穴300中进一步具有多个定位柱32。
另请参阅图3A-1至图3A-3，为该下模的上视图，该设于模穴300中的多个定位部31界定出多直线排列地基板置放区310，以供对应放置封装基板，在本实施例中因模穴300为长槽状，故定义出的基板置放区310呈直线排列为佳，但不以此外形为限。在不同的实施例中，该定位部31可为多个柱体31a，如图3A-1所示；或者，该定位部31可为角板31b，如图3A-2所示，角板31b对角夹设于该基板置放区310，在置放封装基板后，则夹设封装基板；又或者，该定位部31可为多块体31c，且这些块体31c围构该基板置放区310，如图3A-3所示。
上述的定位柱32、柱体31a、角板31b、及块体31c以具有拔模锥度为佳，以第3A图说明，该定位柱32与法线A的夹角α(拔模锥度)界于10°至30°的拔模锥度，且优选者，该拔模锥度为15°。
如图3B所示，在各该定位部31所界定的基板置放区310对应放置封装基板33，以令这些如柱体31a的定位部31夹设该封装基板33；或为两直角对应的角板31b夹设该封装基板33(图式中未显示)；或这些块体31c围构该封装基板33(图式中未显示)。
由于封装基板33先经过检测，已事先排除有瑕疵的封装基板33，从而以免除后续制造方法的浪费，以节省制造成本。
如图3C所示，在上下模合模后，在该模穴300中注入塑胶材料，以形成基板载体37并令这些封装基板33嵌设于该基板载体37中，而得到该承载板34。而注入该模穴中的塑胶材料可为热固性聚合物或热塑性聚合物。
如图3D所示，开模取出该承载板34，从而于该承载板34中对应各该定位部31处形成多个第一定位孔341，且该定位柱32去除后，在该基板载体34的边缘形成多个第二定位孔342。
依上述的制法，本发明进一步提供一种承载板34，如图3D所示，该承载板34包括：基板载体37、多个封装基板33、多个第一定位孔341、及多个第二定位孔342。
在图3A所示的非限制性制法中，该模穴是长槽状，故所制得的基板载体37为长条状，且具有第一表面343及相对的第二表面344，该多个第一定位孔341，贯穿该基板载体37的第一及第二表面343、344，且设于各该封装基板33的周围；如图所示，因前述制法中基板置放区310呈直线排列，故而这些封装基板33嵌设于该基板载体37中，但亦可采取不同设计。所述的这些第二定位孔342，设于该基板载体37的边缘。
在优选实施例中，因该模具的定位部具有拔模锥度，故本发明的承载板，优选地，各该第一定位孔341具有位于该第一表面343的第一开口345及位于该第二表面344的第二开口346，且该第一开口345的面积小于该第二开口346。
另请参阅图3D-1至图3D-3，所述的这些第一定位孔341为圆孔，并环设于该封装基板33，如图3D-1所示；或这些第一定位孔341为直角状穿孔，并设于该封装基板33的至少两相应对角处，如图3D-2所示；或这些第一定位孔341为长槽孔，并环设于该封装基板33，如图3D-3所示。
由上述的制法可知，该封装基板33排列置于该模具30的模穴300中，并于该模穴300中注入塑胶材料，以将这些封装基板33嵌设于该基板载体37中，因而能免除现有另备制基板承载件的缺陷，且无须如现有技术中需以胶带与粘胶固定基板单元，而能避免导致成本增加等问题。
如图3E所示，在进行封装制造方法时，在各该封装基板33上电性接置芯片35，该芯片35具有相对应的作用面与非作用面，且于该作用面上具有多个信号焊垫、电源焊垫及接地焊垫；这些信号焊垫、电源焊垫及接地焊垫以打线电性连接或倒装芯片电性连接该封装基板33。本实施例以打线电性将该芯片35电性连接该封装基板33，但不以图式为限。接着，于该封装基板33及芯片35上形成封装胶体36。
如图3F所示，最后，沿着该封装基板33的边缘切割该基板载体37，以分切成多个封装结构3，由于这些第一定位孔341夹设于该封装基板33，因此，更可作为切单时的定位标记。
本发明的承载板及其制法，先将封装基板完成检测，以事先排除有瑕疵的封装基板，再将该封装基板排列置于该模具的模穴中，接着于该模穴中注入塑胶材料，以将这些封装基板嵌设于该基板载体中；由于该封装基板已完成检测，而能避免于有瑕疵的封装基板上放置晶片及封装，因此能免除后续制造方法的浪费。且将已完成检测的封装基板嵌埋于基板载体中，而能免除现有另备制基板承载件的缺陷，且无须如现有需以胶带与粘胶固定基板单元，而能避免导致成本增加等问题。
上述实施例用以例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修改。因此本发明的权利保护范围，应如权利要求书范围所列。

Claims (25)

1.一种承载板，包括：
基板载体，具有第一表面及相对的第二表面；
多个封装基板，嵌设于该基板载体中；以及
多个第一定位孔，贯穿该基板载体的第一及第二表面，且设于各该封装基板的周围。
2.根据权利要求1所述的承载板，其特征在于，这些第一定位孔为圆孔，并环设于该封装基板。
3.根据权利要求1所述的承载板，其特征在于，这些第一定位孔是直角状穿孔，并设于该封装基板的至少两相应对角处。
4.根据权利要求1所述的承载板，其特征在于，这些第一定位孔为长槽孔，并环设于该封装基板。
5.根据权利要求1所述的承载板，其特征在于，各该第一定位孔具有位于该第一表面的第一开口及位于该第二表面的第二开口，且该第一开口的面积小于该第二开口。
6.根据权利要求1所述的承载板，其特征在于，该基板载体进一步包括多个第二定位孔，贯穿该基板载体的第一及第二表面，且设于该基板载体的边缘。
7.根据权利要求1所述的承载板，其特征在于，该基板载体为长条状。
8.根据权利要求1所述的承载板，其特征在于，该多个封装基板，直线排列地嵌设于该基板载体中。
9.根据权利要求1所述的承载板，其特征在于，该基板载体为塑胶材料。
10.根据权利要求9所述的承载板，其特征在于，该塑胶材料为热固性聚合物或热塑性聚合物。
11.一种嵌设封装基板的承载板的制法，包括：
提供具有模穴的模具，且该模穴中具有多个定位部，以界定多基板置放区；
在各该基板置放区对应放置封装基板；
在该模穴中注入塑胶材料，以形成基板载体并令这些封装基板嵌设于该基板载体中，而得到该承载板；以及
开模取出该承载板，从而于该承载板中对应各该定位部处形成多个第一定位孔。
12.根据权利要求11所述的承载板的制法，其特征在于，该模具是由下模及上模组成，且该模穴设于该下模上。
13.根据权利要求12所述的承载板的制法，其特征在于，该模穴中进一步具有多个定位柱，以供开模后在该基板载体的边缘形成多个第二定位孔。
14.根据权利要求13所述的承载板的制法，其特征在于，该定位柱具有拔模锥度。
15.根据权利要求14所述的承载板的制法，其特征在于，该拔模锥度界于10°至30°。
16.根据权利要求15所述的承载板的制法，其特征在于，该拔模锥度为15°。
17.根据权利要求11所述的承载板的制法，其特征在于，该定位部具有拔模锥度。
18.根据权利要求17所述的承载板的制法，其特征在于，该拔模锥度界于10°至30°。
19.根据权利要求18所述的承载板的制法，其特征在于，该拔模锥度为15°。
20.根据权利要求11所述的承载板的制法，其特征在于，该定位部为多个柱体，且这些柱体围构该封装基板。
21.根据权利要求11所述的承载板的制法，其特征在于，该定位部是角板，以对角夹设该封装基板。
22.根据权利要求11所述的承载板的制法，其特征在于，该定位部为多块体，且这些块体围构该封装基板。
23.根据权利要求11所述的承载板的制法，其特征在于，该塑胶材料为热固性聚合物或热塑性聚合物。
24.根据权利要求11所述的承载板的制法，其特征在于，该模穴为长槽状。
25.根据权利要求11所述的承载板的制法，其特征在于，该多基板置放区呈直线排列。
CN2010100038994A 2010-01-15 2010-01-15 承载板及其制法 Active CN102130072B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN2010100038994A CN102130072B (zh) 2010-01-15 2010-01-15 承载板及其制法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN2010100038994A CN102130072B (zh) 2010-01-15 2010-01-15 承载板及其制法

Publications (2)

Publication Number Publication Date
CN102130072A true CN102130072A (zh) 2011-07-20
CN102130072B CN102130072B (zh) 2013-03-13

Family

ID=44268087

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2010100038994A Active CN102130072B (zh) 2010-01-15 2010-01-15 承载板及其制法

Country Status (1)

Country Link
CN (1) CN102130072B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105762084A (zh) * 2016-04-29 2016-07-13 南通富士通微电子股份有限公司 倒装芯片的封装方法及封装装置
CN109786269A (zh) * 2017-11-14 2019-05-21 蔡宜兴 降低封装基板翘曲的方法及半成品结构
CN109979832A (zh) * 2017-12-20 2019-07-05 力成科技股份有限公司 封装结构及其制造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101060104A (zh) * 2006-04-21 2007-10-24 全懋精密科技股份有限公司 嵌埋半导体芯片的承载板结构及其制法
CN101360393B (zh) * 2007-08-01 2010-12-08 全懋精密科技股份有限公司 嵌埋半导体芯片的电路板结构及其制法
CN101364581A (zh) * 2007-08-10 2009-02-11 全懋精密科技股份有限公司 嵌埋有芯片的承载板结构及其制作方法
CN101383329B (zh) * 2007-09-04 2011-12-28 欣兴电子股份有限公司 嵌埋有芯片的封装结构及其制作方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105762084A (zh) * 2016-04-29 2016-07-13 南通富士通微电子股份有限公司 倒装芯片的封装方法及封装装置
CN105762084B (zh) * 2016-04-29 2020-11-13 通富微电子股份有限公司 倒装芯片的封装方法及封装装置
CN109786269A (zh) * 2017-11-14 2019-05-21 蔡宜兴 降低封装基板翘曲的方法及半成品结构
CN109979832A (zh) * 2017-12-20 2019-07-05 力成科技股份有限公司 封装结构及其制造方法

Also Published As

Publication number Publication date
CN102130072B (zh) 2013-03-13

Similar Documents

Publication Publication Date Title
CN101009271A (zh) 半导体芯片叠层
CN102130072B (zh) 承载板及其制法
CN107248505A (zh) 一种生物识别芯片的封装结构及封装方法
CN102054714B (zh) 封装结构的制法
CN104517911A (zh) 半导体封装件及其制法
JP2004528729A (ja) 複数の半導体チップ、および配線ボードを有する樹脂パッケージ、ならびにこの樹脂パッケージを射出成形用金型によって製作する方法
US7459711B2 (en) Surface mount type photo interrupter and method for manufacturing the same
CN202651112U (zh) 一种半导体器件以及一种层叠
US11183414B2 (en) Secondary packaging method and secondary package of through silicon via chip
CN103915555B (zh) 发光二极管封装结构的制造方法
CN101236959B (zh) 多芯片交错堆栈的封装结构
CN102237388A (zh) 制造固态图像传感装置的方法及固态图像传感装置
CN102834916B (zh) 具有隔开的散热器的封装
CN104103604A (zh) 封装结构及其制作方法
CN101483168B (zh) 基于金属框架的模塑方式sim卡封装结构及其封装方法
CN212587519U (zh) 一种led晶元封装结构
CN111710769A (zh) 一种led晶元封装结构及其制作工艺
CN207183250U (zh) 一种生物识别芯片的封装结构
CN206864462U (zh) 一种分拣式存储芯片封装结构
CN102244064B (zh) 条状封装基板及其排版结构
US20090166820A1 (en) Tsop leadframe strip of multiply encapsulated packages
TWI445126B (zh) 承載板及其製法
CN101266933A (zh) 半导体装置的制法及其用于该制法的承载件
CN102244065B (zh) 条状封装基板及其排版结构
CN216563115U (zh) 具有切割对位记号的导线架组件

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant