CN102098872B - 接垫结构及其制法 - Google Patents

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Abstract

一种接垫结构，包含有一铜线路图案，设于一基材上；一金层，叠设于该铜线路图案上；以及一纳米镀膜，叠设于该金层上。

Description

接垫结构及其制法
技术领域
本发明是关于一种新颖的接垫结构，特别是有关于一种电路板(circuitboard)或封装基板(package substrate)上的外露电性接点或接垫结构及其制法。本发明同时具备低成本、耐磨、防刮及抗腐蚀等优点。
背景技术
在电路板(circuit board)或封装基板(package substrate)的制作过程中，除了形成细密的铜导线图案外，最终还会在外露出来的电性连接点上，例如，打线手指(wire-bond finger)、锡球焊垫(solder bond pad)等接合垫或者接触垫的表面，另外镀上一镍金(Ni/Au)层，以确保电路板或基板与芯片间构成稳定可靠的电性连接。同时，此镍金层亦有防止铜导线氧化的功能。
本领域技术人员都可以了解，目前形成镍金层的方式主要包括电镀法及化学镀法(chemical plating)两种，其中，打线手指上的镍金层通常以电镀方式形成，因为电镀法形成的金层结构上较致密，可避免下方的镍层受到酸蚀，而且电镀金层的打线接合力较好。然而，以电镀法形成的金层厚度较厚，约在0.4μm至0.9μm之间，故其制造成本高。表面黏着组件(surface-mountdevice，SMD)上的镍金层通常是采化学镀法为主，其金层厚度约为0.1μm至0.2μm之间，故制造成本相对较低，但是采化学镀法会有黑垫(black pad)的问题。
为了使化学镀镍金层也能够被广泛的应用在打线接合领域，业界于是发展出所谓的化学镀镍/化学镀钯/镀金层技术，也就是在化学镀镍层表面另外镀上钯金属层(palladium)，借此提高化学镀镍层的抗腐蚀能力。然而，此法的缺点是使用钯金属能提升的抗腐蚀效果有限，且钯金属的价格亦不便宜，故仍无法进一步降低其成本。
此外，在许多应用场合中，除了耐腐蚀性之外，也会要求前述电路板或封装基板上外露出来的打线手指或锡球焊垫等接合垫需具备较高的耐磨特性。然而，先前技术形成的镍金层表面耐磨特性均明显不足，故仍有待进一步的改善与改良。
发明内容
本发明于是提供一种改良的接垫结构及其制法，以解决上述现有技术的不足与缺点。
根据本发明其中一个优选实施例，本发明提供一种接垫结构，包括一铜线路图案，设于一基材上；一镍金属层，叠设于该铜线路图案上；一金层，叠设于该镍金属层上；以及一纳米纳米镀膜，叠设于该金层上。一个
根据本发明的另外一个优选实施例，本发明提供一种接垫结构，包括一铜线路图案，设于一基材上；一金层，叠设于铜线路图案上；以及一纳米镀膜，叠设于该金层上。
根据本发明的另外一个优选实施例，本发明提供一种制作接垫结构的方法，包含有：提供一基材；于该基材上形成一铜线路图案；于该铜线路图案上形成一镍金属层；于该镍金属层上形成一金层；以及选择性的于该金层上沉积一纳米镀膜。
根据本发明的另外一个优选实施例，本发明提供一种接垫结构，包含有一铜线路图案，设于一基材上；一镍金属层，叠设于该铜线路图案上；一银层，叠设于该镍金属层上；以及一纳米镀膜，叠设于该银层上。其中，前述的基材为发光二极管(LED)封装基材。
本发明接垫结构及其制法具备低成本、耐磨、防污、防刮及耐腐蚀等优点。本发明接垫结构可同时被应用在打线接合、覆晶(flip chip)封装、LED封装等等技术领域。
为让本发明的上述目的、特征及优点能更明显易懂，下文列举优选实施方式，并配合所附图式，作详细说明如下。然而如下的优选实施方式与图式仅供参考与说明用，并非用来对本发明加以限制。
附图说明
图1为依据本发明其中一个优选实施例所示的接垫结构的剖面示意图。
图2至图5为依据本发明另外一个优选实施例所示的接垫结构的制作方法示意图。
图6为依据本发明另一个优选实施例所示的接垫结构的剖面示意图。
图7为依据本发明另一个实施例所示的接垫结构的剖面示意图。
图8为依据本发明另一个优选实施例所示的接垫结构的剖面示意图。
图9为依据本发明另一个优选实施例所示的接垫结构的剖面示意图。
其中，附图标记说明如下：
10     基材                        118     钯金属层
10a    表面                        120     接垫结构
11     防焊层                      120a    接垫结构
11a    防焊开孔                    200     基材
12     铜线路图案                  200a    表面
13     镍金属层                    220     接垫结构
14     金层                        212     铜线路图案
14a    晶粒                        213     镍金属层
14b    间隙                        214     金层
15     纳米镀膜                    215     纳米镀膜
15a    纳米镀膜表面                220     接垫结构
20     接垫结构                    300     集成电路芯片
30     圆圈处                      312     底层线路图案
112    铜线路图案                  314     表面金属层
113    镍金属层                    315     纳米镀膜
114    金层                        320     接垫结构
115    纳米镀膜
具体实施方式
在以下说明书全文中，「接垫」或者「接垫结构」广泛是指接合垫或者接触垫结构，其中，接合垫可以是打线手指(wire-bond finger)或锡球焊垫(solderbond pad)等，而接触垫可以包括基板上的电性接触金手指，例如，DRAM的外接接触手指，或者集成电路芯片上的输入/输出接垫(input/output pad)等等。虽然，在以下所举的优选实施例中，是以电路板或封装基板上的外露电性接点或接垫结构为例来说明，但本发明并不局限在这些应用领域，而应以所附权利要求来界定本发明的范畴。
请参考图1，其为依据本发明其中一个优选实施例所示的接垫结构的剖面示意图。如图1所示，依据本发明优选实施例，接垫结构20形成在一基材10的表面10a上，其中，基材10可以是印刷电路板、集成电路(IC)载板或者各种封装基板。本发明接垫结构20可以是接合垫或者接触垫结构，其中，接合垫可以是打线手指或锡球焊垫等，而接触垫可以包括基板上的接触金手指，例如，DRAM的外接接触手指，或者集成电路芯片上的输入/输出接垫(I/O pad)等等。为简化说明，基材10的内连结结构并未显示出来。此外，本领域的技术人员者应能理解，前述的基材10可以是单面线路板、双面线路板或者多层线路板，在此并不设限。
依据本发明优选实施例，在基材10的表面10a上覆盖有一防焊层(soldermask)11，其主要是用来保护形成在基材10的表面10a上的铜线路图案12。另外，在防焊层11中形成有一防焊开孔11a，曝露出部分的铜线路图案12，其定义出打线接合或者焊接锡球的电连接点的位置，例如，打线手指或锡球焊垫，而电路板或基板就是通过该电连接点与芯片构成电性连接。前述的防焊开孔11a可以利用曝光、显影等工艺形成，或者利用激光烧蚀而成，并不设限。
依据本发明优选实施例，在前述的防焊开孔11a所曝露出来的铜线路图案12上，依次有以化学镀法形成的镍金属层(或者化学镀镍层)13、金层14以及一纳米镀膜(nano-structured coating film)15。前述的金层14可以是电镀金或化学镀金。依据本发明优选实施例，前述的金层14为化学镀金时，其厚度小于0.15μm，例如，最佳是0.1μm，但是当前述的金层14为电镀金，则金层14厚度小于0.3μm，最佳是0.2μm。
前述的金层14可以是利用化学镀法形成，或者由其它镀法形成，在此并不设限。本发明其中一个特征在于金层14的厚度可以很薄(约0.1μm或更薄)，比现有技术的金层最低厚度要求更薄，故不论是相对于传统电镀法或化学镀法所形成的，均可以明显降低生产成本。此外，在其它实施例中，前述的金层14亦可以是其它金属层，例如，银层，而前述的纳米镀膜15与金层或银层均有良好的接合力。
依据本发明的优选实施例，前述的纳米镀膜15为一导电膜，其选择性的与金层14具有良好的接合力，并且能够渗入到金层14表面晶粒14a的间隙(grain boundary)14b，并构成致密平滑的纳米镀膜表面15a，如图1中符号30所指圆圈处的放大图所示，这使得外界具腐蚀性的物质无法接触到下方的化学镀镍层13，如此一来，大幅提升了接垫结构20的抗酸、抗腐蚀能力，故即使是使用化学镀法形成的镍金层，本发明接垫结构20仍然可以同时被应用在打线接合及覆晶封装领域。另外，前述纳米镀膜15的致密平滑的纳米镀膜表面15a，可以经常保持干净，不易沾黏或吸附污染物或微颗粒，故本发明接垫结构20可以不需要再进行后续的等离子清洁步骤，就可以直接进行打线接合等连接工艺。
此外，依据本发明的优选实施例，前述的纳米镀膜15具有高硬度，例如，依照印制电路协会(IPC)-国际电子工业联接协会(Institute of Printed Circuits-Association Connecting Electronics Industries)所制定的IPC-SM-840C 3.5.1/TM2.4.27.2标准的硬度测试可达3H-6H，优选为4H-5H，故本发明可以明显提升接垫结构20的表面耐磨特性。
依据本发明的优选实施例，前述的纳米镀膜15可以是由导电性高分子材料所构成，其中该导电性高分子材料可以是聚咇咯(polypyrrole)、聚对位苯乙烯(polyparaphenylene)、聚噻吩(polythiophene)、聚苯胺(polyaniline)或上述群组至少择一的组合物或其衍生物。当然，前述的纳米镀膜15不限于上述所举高分子材料的种类，其它具备高硬度及导电性的表面纳米镀膜，例如，纳米碳、纳米金属、纳米导电塑料等等，也可以使用。依据本发明优选实施例，前述的纳米镀膜15的厚度介于2μm至20μm之间。
请参考图2至图5，其为依据本发明优选实施例所示的接垫结构的制作方法示意图。首先，如图2所示，提供一基材10，其可以是印刷电路板、IC载板或者各种封装基板。为简化说明，基材10的内连结结构并未显示出来。此外，本领域的技术人员应能理解，前述的基材10可以是单面线路板、双面线路板或者多层线路板，在此并不设限。在基材10形成一铜线路图案12。接着，在基材10的表面10a上覆盖有一防焊层11，其主要是用来保护铜线路图案12。
如图3所示，接着，在防焊层11中形成一防焊开孔11a，曝露出部分的铜线路图案12，其定义出打线接合或者焊接锡球的电连接点的位置，例如，打线手指或锡球焊垫，而电路板或基板就是通过该电连接点与芯片构成电性连接。前述的防焊开孔11a可以利用曝光、显影等工艺形成，或者利用激光烧蚀而成，并不设限。
如图4所示，形成防焊开孔11a之后，随后在防焊开孔11a曝露出来的铜线路图案12上，依次形成镍金属层13以及金层14。前述的金层14可以是电镀金或化学镀金。依据本发明优选实施例，前述的金层14为化学镀金时，其厚度小于0.15μm，例如，最佳是0.1μm，但是当前述的金层14为电镀金，则金层14厚度小于0.3μm，最佳是0.2μm。
最后，如图5所示，进行一化学沉积工艺，选择性的在金层14上形成一纳米镀膜15。其中，纳米镀膜15只会选择性的沉积在金层14上，而不会沉积在防焊层11上。依据本发明优选实施例，纳米镀膜15为一导电膜，其与金层14具有良好的接合力，并且能够渗入到金层14表面晶粒间隙，使得外界具腐蚀性的物质无法接触到下方的化学镀镍层13，大幅提升了接垫结构20的抗酸、抗腐蚀能力。此外，纳米镀膜15具有高硬度，例如，依照IPC-SM-840C3.5.1/TM 2.4.27.2标准的硬度测试为3H-6H，优选为4H-5H，可以明显提升接垫结构20的表面耐磨特性。
依据本发明优选实施例，前述的纳米镀膜15可以是由导电性高分子材料所构成，其中该导电性高分子材料可以是聚咇咯(polypyrrole)、聚对位苯乙烯(polyparaphenylene)、聚噻吩(polythiophene)、聚苯胺(polyaniline)或上述群组至少择一的组合物或其衍生物。当然，前述的纳米镀膜15不限于上述所举高分子材料的种类，其它具备高硬度及导电性的表面纳米镀膜，例如，纳米碳、纳米金属、纳米导电塑料等等，也可以使用。依据本发明优选实施例，前述的纳米镀膜15的厚度介于2μm至20μm之间。
请参考图6，其为依据本发明另一个优选实施例所示的接垫结构的剖面示意图。如图6所示，依据本发明优选实施例，接垫结构120是形成在一基材10的表面10a上，其中，基材10可以是印刷电路板、IC载板或者各种封装基板。为简化说明，基材10的内连结结构并未表示出来。此外，本领域的技术人员应能理解，前述的基材10可以是单面线路板、双面线路板或者多层线路板，在此并不设限。
依据本发明优选实施例，在基材10的表面10a上覆盖有一防焊层11，其主要是用来保护形成在基材10的表面10a上的铜线路图案112。另外，在防焊层11中形成有一防焊开孔11a，曝露出部分的铜线路图案112，其定义出打线接合或者焊接锡球的电连接点的位置，例如，打线手指或锡球焊垫，而电路板或基板就是通过该电连接点与芯片构成电性连接。前述的防焊开孔11a可以利用曝光、显影等工艺形成，或者利用激光烧蚀而成，并不设限。
依据本发明优选实施例，在前述的防焊开孔11a所曝露出来的铜线路图案112上，形成有金层114以及纳米镀膜115。前述的金层114可以是电镀金或化学镀金。依据本发明优选实施例，前述的金层114为化学镀金时，其厚度小于0.15μm，例如，最佳是0.1μm，但是当前述的金层114为电镀金，则金层114厚度小于0.3um，最佳是0.2um。
依据本发明优选实施例，前述的金层114可以是利用电镀法或无电电镀法形成者，然而，前述的金层114也可以是利用其它镀法形成的，在此并不设限。本发明其中一个特征在于金层114的厚度可以很薄(约0.1μm或更薄)，比现有技术的金层最低厚度要求更薄，故可以明显降低生产成本。
依据本发明优选实施例，前述的纳米镀膜115为一导电膜，其与金层114具有良好的接合力。此外，纳米镀膜115具有高硬度，例如，依照IPC-SM-840C3.5.1/TM 2.4.27.2标准的硬度测试为3H-6H，优选为4H-5H，故可以明显提升接垫结构120的表面耐磨特性。
依据本发明优选实施例，前述的纳米镀膜115可以是由导电性高分子材料所构成，其中该导电性高分子材料可以是聚咇咯(polypyrrole)、聚对位苯乙烯(polyparaphenylene)、聚噻吩(polythiophene)、聚苯胺(polyaniline)或上述群组至少择一的组合物或其衍生物。当然，前述的纳米镀膜115不限于上述所举高分子材料种类，其它具备高硬度及导电性的表面纳米镀膜，例如，纳米碳、纳米金属、纳米导电塑料等等，也可以使用。依据本发明优选实施例，前述的纳米镀膜115的厚度介于2μm至20μm之间。
请参考图7，其为依据本发明另外一个优选实施例所示的接垫结构的剖面示意图。如图7所示，依据本发明优选实施例，接垫结构120a是形成在一基材10的表面10a上，其中，基材10可以是印刷电路板、IC载板或者各种封装基板。为简化说明，基材10的内连结结构并未表示出来。此外，本领域技术人员应能理解，前述的基材10可以是单面线路板、双面线路板或者多层线路板，在此并不设限。
依据本发明优选实施例，在基材10的表面10a上覆盖有一防焊层11，其主要是用来保护形成在基材10的表面10a上的铜线路图案112。另外，在防焊层11中形成有一防焊开孔11a，曝露出部分的铜线路图案112，其定义出打线接合或者焊接锡球的电连接点的位置，例如，打线手指或锡球焊垫，而电路板或基板就是透过该电连接点与芯片构成电性连接。前述的防焊开孔11a可以利用曝光、显影等工艺形成，或者利用激光烧蚀而成，并不设限。
依据本发明优选实施例，在前述的防焊开孔11a所曝露出来的铜线路图案112上，依次形成有镍金属层113、钯金属层118、金层114以及纳米镀膜115。前述的金层114可以是电镀金或化学镀金。依据本发明优选实施例，前述的金层114为化学镀金时，其厚度小于0.15μm，例如，最佳是0.1μm，但是当前述的金层114为电镀金，则金层114厚度小于0.3um，最佳是0.2um。
依据本发明优选实施例，前述的镍金属层113、钯金属层118可以是利用化学镀法形成者，前述的金层114可以是利用电镀法或化学镀法形成者，然而，前述的金层114也可以是利用其它镀法形成的，在此并不设限。本发明其中一个特征在于金层114的厚度可以很薄(约0.1μm或更薄)，比现有技术的金层最低厚度要求更薄，故可以明显降低生产成本。
依据本发明优选实施例，前述的纳米镀膜115为一导电膜，其与金层114具有良好的接合力。此外，纳米镀膜115具有高硬度，例如，依照IPC-SM-840C3.5.1/TM 2.4.27.2标准的硬度测试为3H，优选可达到6H，故可以明显提升接垫结构120a的表面耐磨特性。
依据本发明优选实施例，前述的纳米镀膜115可以是由导电性高分子材料所构成，其中该导电性高分子材料可以是聚咇咯(polypyrrole)、聚对位苯乙烯(polyparaphenylene)、聚噻吩(polythiophene)、聚苯胺(polyaniline)或上述群组至少择一的组合物或其衍生物。当然，前述的纳米镀膜115不限于上述所举高分子材料种类，其它具备高硬度及导电性的表面纳米镀膜，例如，纳米碳、纳米金属、纳米导电塑料等等，也可以使用。依据本发明优选实施例，前述的纳米镀膜115的厚度介于2μm至20μm之间。
请参考图8，其为依据本发明另外一种优选实施例所示的接垫结构的剖面示意图。如图8所示，依据本发明优选实施例，接垫结构220是形成在一基材200的表面200a上，其中，基材200可以是发光二极管(LED)封装基材。接垫结构220包含有铜线路图案212上、镍金属层213、银层214以及纳米镀膜15。前述的银层214可以是电镀银或化学镀银。依据本发明优选实施例，前述的银层214厚度小于2μm，最佳是1μm以下甚或更薄。
依据本发明优选实施例，前述的纳米镀膜215为一导电膜，其选择性的与银层214具有良好的接合力，并且能够渗入到银层214表面晶粒间隙(grainboundary)，并构成致密平滑的纳米镀膜表面，这使得外界具腐蚀性的物质无法接触到下方的镍金属层213，如此一来，大幅提升了接垫结构220的抗酸、抗腐蚀能力。此外，本发明纳米镀膜215更能够明显提高LED封装基板的光反射率，如此提升光利用率。而且，本发明纳米镀膜215可以大幅延长银层214的保存时效，使得银层214不容易变黑。
依据本发明优选实施例，前述的纳米镀膜215具有高硬度，例如，依照IPC-SM-840C 3.5.1/TM 2.4.27.2标准的硬度测试为3H-6H，优选为4H-5H，故可以明显提升接垫结构220的表面耐磨特性。
依据本发明优选实施例，前述的纳米镀膜215可以是由导电性高分子材料所构成，其中该导电性高分子材料可以是聚咇咯(polypyrrole)、聚对位苯乙烯(polyparaphenylene)、聚噻吩(polythiophene)、聚苯胺(polyaniline)或上述群组至少择一的组合物或其衍生物。当然，前述的纳米镀膜215不限于上述所举高分子材料种类，其它具备高硬度及导电性的表面纳米镀膜，例如，纳米碳、纳米金属、纳米导电塑料等等，也可以使用。依据本发明优选实施例，前述的纳米镀膜215的厚度介于2μm至20μm之间。
请参考图9，其为依据本发明另外一种优选实施例所示的接垫结构的剖面示意图。如图9所示，依据本发明优选实施例，接垫结构320是形成在一集成电路芯片300上。接垫结构320包含有底层线路图案312上、表面金属层314以及纳米镀膜315所构成的堆栈结构。依据本发明优选实施例，前述的表面金属层314可以是凸块下金属层(under bump metallurgy，UBM)，例如，金层、镍金层等等，但不限于此。纳米镀膜315与表面金属层314中的金层构成良好的接合，并提供一防刮、防污、耐磨、防腐蚀的纳米镀膜表面。
依据本发明优选实施例，前述的纳米镀膜315具有高硬度，例如，依照IPC-SM-840C 3.5.1/TM 2.4.27.2标准的硬度测试为3H-6H，优选可达到4H-5H，故可以明显提升接垫结构320的表面耐磨特性。
依据本发明优选实施例，前述的纳米镀膜315可以是由导电性高分子材料所构成，其中该导电性高分子材料可以是聚咇咯(polypyrrole)、聚对位苯乙烯(polyparaphenylene)、聚噻吩(polythiophene)、聚苯胺(polyaniline)或上述群组至少择一的组合物或其衍生物。当然，前述的纳米镀膜315不限于上述所举高分子材料种类，其它具备高硬度及导电性的表面纳米镀膜，例如，纳米碳、纳米金属、纳米导电塑料等等，也可以使用。依据本发明优选实施例，前述的纳米镀膜315的厚度介于2μm至20μm之间。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (16)

1.一种接垫结构，其特征在于包括：
铜线路图案，设于基材上；
金层，叠设于该铜线路图案上；以及
纳米镀膜，叠设于该金层上，其中该纳米镀膜的硬度依照IPC-SM-840C 3.5.1/TM 2.4.27.2标准的硬度测试为3H-6H。
2.如权利要求1所述的接垫结构，其特征在于另包括镍金属层，位于该金层下方。
3.如权利要求1所述的接垫结构，其特征在于该纳米镀膜为导电膜。
4.如权利要求1所述的接垫结构，其特征在于该纳米镀膜渗入到该金层的表面晶粒间隙。
5.如权利要求1所述的接垫结构，其特征在于该金层为化学镀金，其厚度小于0.15μm。
6.如权利要求1所述的接垫结构，其特征在于该金层为电镀金，其厚度小于0.3μm。
7.一种制作接垫结构的方法，其特征在于包括：
提供基材；
于该基材上形成铜线路图案；
于该铜线路图案上形成镍金属层；
于该镍金属层上形成金层；以及
选择性的于该金层上沉积纳米镀膜，其中该纳米镀膜的硬度依照IPC-SM-840C 3.5.1/TM 2.4.27.2标准的硬度测试为3H-6H。
8.如权利要求7所述的制作接垫结构的方法，其特征在于该纳米镀膜以化学沉积法形成。
9.如权利要求7所述的制作接垫结构的方法，其特征在于该纳米镀膜为导电膜。
10.如权利要求7所述的制作接垫结构的方法，其特征在于该金层为化学镀金，其厚度小于0.15μm。
11.如权利要求7所述的制作接垫结构的方法，其特征在于该金层为电镀金，其厚度小于0.3μm。
12.一种接垫结构，包括：
铜线路图案，设于基材上；
镍金属层，叠设于该铜线路图案上；
银层，叠设于该镍金属层上；以及
纳米镀膜，叠设于该银层上，其中该纳米镀膜的硬度依照IPC-SM-840C 3.5.1/TM 2.4.27.2标准的硬度测试为3H-6H。
13.如权利要求12所述的接垫结构，其特征在于该纳米镀膜为导电膜。
14.如权利要求12所述的接垫结构，其特征在于该基材为发光二极管封装基材。
15.如权利要求12所述的接垫结构，其特征在于该纳米镀膜包括聚咇咯、聚对位苯乙烯、聚噻吩、聚苯胺、纳米碳、纳米金属或纳米导电塑料。
16.如权利要求12所述的接垫结构，其特征在于该银层厚度小于2μm。
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