CN102098116B - 一种数字式频谱高速扫描检测控制技术 - Google Patents

Abstract

本发明涉及一种数字式频谱高速扫描检测控制技术，内嵌式计算机通过控制总线与扫描控制器交互数据，射频信号依次经过信号接收模块、中频模块、双采集处理模块后获得频谱并送至内嵌式计算机显示，信号接收模块设有本振数字控制器，中频模块设有数字式快速自动增益预调节装置，扫描控制器输出四路同步脉冲控制本振数字控制器、数字式快速自动增益预调节装置和双采集处理模块的工作，所述双采集处理模块内包括两个采样处理模块。本发明所述的数字式频谱高速扫描检测控制技术，其扫描过程中全由数字逻辑控制，软件操作不参与全数字逻辑控制，具有以下优点：1、降低了主机软件控制的开销；2、使得各部分控制流水操作，节约了时间；3、提高了频谱扫描的速度。

Description

一种数字式频谱高速扫描检测控制技术

技术领域

本发明涉及电磁信号频谱检测领域，具体说是一种数字式频谱高速扫描检测控制技术。

背景技术

在电磁信号频谱检测领域，目前成熟的射频信号接收技术为超外差式信号接收，采用此技术的智能超外差式射频信号接收机可接收从超低频至毫米波这么宽频带的射频信号。所述智能超外差式射频信号接收机设有内嵌式计算机作为接收机的控制中心，还设有射频信号的输入端口，射频信号通过电缆馈送到该输入端口。

智能超外差式射频信号接收机对射频信号的具体扫描检测过程为：将扫描检测频率范围划分为若干小频段，每次检测一个小频段，频率从低到高依次将每个小频段逐一检测完毕，这样就完成了一次扫描检测过程。其中每一个小频段检测的具体过程为：设置智能超外差式射频信号接收机本振的对应频率，对应的小频段的射频信号变频至中频，调整中频的增益，再对中频进行采样处理，获得频谱，送至内嵌式计算机显示，完成该小频段的频谱检测。上述扫描检测过程需要用安装在内嵌式计算机上的软件进行扫描控制。

以下举例说明智能超外差式射频信号接收机完成一段频谱检测的工作过程：假如扫描检测的射频范围1000MHz-10000MHz，中频带宽10MHz，中频的中心频率70MHz，1000MHz-10000MHz可以分成900段10MHz带宽的频段。具体过程是这样的，首先1000MHz-1010MHz这段射频信号经过变频后为65MHz-75MHz，经过中频至A/D器件采样，输出为数字中频数据，对数字中频数据进行FFT(快速傅里叶变换)运算获得频谱，获得的频谱结果经过显示处理送至内嵌式计算机显示，完成1000MHz-1010MHz小频段的频谱检测；然后再将1010MHz-1020MHz的信号经过变频后为65MHz-75MHz的中频，经过上述同样的处理过程，依次类推，一共经过900次处理，将1000MHz-10000MHz的射频信号处理完。射频信号变频至中频的实现是在混频器里，混频器有2个输入端，射频信号输入端、本振输入端；一个输出端，中频信号输出端。对于信号变频的控制是通过改变信号的本振频率。整个过程的900次处理，每次都需要内嵌式计算机参与运算及控制，内嵌式计算机参与的控制可分为三部分：

1)本振的控制，用于改变本振的频率。

2)中频的控制，用于改变中频的增益。

3)采集处理的控制。

由上述可知，现有的扫描控制技术是由安装在内嵌式计算机上的软件控制的，软件的载体为内嵌式计算机。图1为一个简化的采用现有扫描控制技术的射频信号接收机的原理框图，其中，射频信号接收机中的内嵌式计算机的控制总线连接到信号接收模块、中频模块、采集处理模块。扫描过程中，安装在内嵌式计算机上的软件通过控制总线对扫描过程进行控制。图3就是采用现有扫描控制技术的安装在内嵌式计算机上的软件的扫描控制流程图。如图3所示，每一小频段的频谱检测都有1、2、3、4四步的控制及处理过程，执行一次完整的扫描需要循环执行若干次。这种控制技术实现相对简单，缺点是：耗时间，效率低。

图1中的信号接收模块，其具体实现可以参考图5，图5为射频信号接收模块的原理示意图，混频器分别接收低通滤波器和本振的信号，在图5中可以看出，低通滤波器和混频器都是无源的，不需要控制，扫描过程中需要控制的是本振。

举个例子来说：设要完成6GHz频率范围频谱扫描检测，中频带宽10MHz，则需要划分600个小频段进行频谱检测。每次步进需要执行的控制操作有：本振频率控制、中频增益自动调节控制、采样处理设置。这三部分的控制是比较繁琐的，需要很多计算、判别参数设置。

本振频率控制需要计算下述参数：本振驱动DAC(数模转换)值、小数环的分频值、平坦度补偿DAC(数模转换)值，本振频率控制的控制步骤大致为：设置本振驱动DAC值，设置锁相环路频率控制参数，设置平坦度补偿DAC值，等待本振锁定。其具体步骤为：

(1)设置本振驱动DAC值，这用于改变本振的驱动电压，使本振处于大致的设置频率。

(2)设置锁相环路中小数环的分频比。实现一个大范围的频率锁定，锁相环路构造比较复杂，这里只是说清锁相环路需要设置的参数。锁相环是用于将本振的频率精确锁定于设置值。

(3)设置平坦度补偿DAC值。不同频率的信号经过变频，会有不同的损耗，在混频器输出的中频上加可变增益，基于频率补偿变频损耗的差异。

中频增益自动调节控制具体步骤为：读取中频信号检波值，计算控制增益值，控制中频增益。

采样处理设置具体步骤为：FFT处理模块设置参数(包括采样数据的长度、分几次读取、每次读取的数据量)，触发运行处理，等待完成回读结果。

在检测效率方面有两个缺点：

1、软件控制需要消耗时间多。

2、采取软件控制，一部分控制完成后再去操作下一部分控制，在时间上是分时作业，不是流水作业，效率低。

发明内容

针对现有技术中存在的缺陷，本发明的目的在于提供一种数字式频谱高速扫描检测控制技术，减少或消除软件对硬件控制的的时间开销，提高频谱扫描检测速度，同步扫描过程。

为达到以上目的，本发明采取的技术方案是：

一种数字式频谱高速扫描检测控制技术，其特征在于：设有一个扫描控制器，内嵌式计算机通过控制总线与扫描控制器交互数据，

射频信号依次经过信号接收模块、中频模块、双采集处理模块后获得频谱，获得的频谱结果经过显示处理送至内嵌式计算机显示，

信号接收模块的本振的控制设有配套的本振数字控制器，

中频模块的中频增益自动调节控制设有配套的数字式快速自动增益预调节装置，

扫描控制器输出四路同步脉冲控制本振数字控制器、数字式快速自动增益预调节装置和双采集处理模块的工作，

所述双采集处理模块内包括两个采样处理模块。

在上述技术方案的基础上，扫描控制器输出本振同步脉冲给本振数字控制器，扫描控制器输出增益同步脉冲给数字式快速自动增益预调节装置，扫描控制器输出第一处理模块同步脉冲和第二处理模块同步脉冲给双采集处理模块。

在上述技术方案的基础上，扫描控制器的输入管脚至少包括：

reset管脚，复位信号管脚，

clk2M管脚，工作时钟管脚，

trig_time[23..0]管脚，常数值，用以设置本振同步脉冲的时间间隔，

trig_number[23..0]管脚，常数值、用以设置一次扫描同步脉冲的数目，

agc_delay[13..0]管脚，增益同步脉冲延时，相对于本振同步脉冲，

fft_delay[13..0]管脚，处理模块同步脉冲延时，相对于本振同步脉冲，

所述扫描控制器的输出管脚至少包括：

lo_trig，本振同步脉冲，

agc_trig，增益同步脉冲，

fft1_delay，第一处理模块同步脉冲

fft2_delay，第二处理模块同步脉冲。

在上述技术方案的基础上，本振数字控制器、数字式快速自动增益预调节装置、扫描控制器均用FPGA实现，所述扫描控制器采用VHDL语言设计。

在上述技术方案的基础上，扫描控制器以clk2M时钟信号上升沿为触发，开始计数，且FPGA程序设计计数值由0开始，当被复位时计数值为0，

计数值为n×trig_time+1时lo_trig产生一个脉冲；

计数值为n×trig_time+agc_delay+1时agc_trig产生一个脉冲；

计数值为2n×trig_time+agc_delay+fft_delay+1时fft1_delay产生一个脉冲；

计数值为(2n+1)×trig_time+agc_delay+fft_delay+1时fft2_delay产生一个脉冲；

计数至(trig_number-1)×trig_time+agc_delay+fft_delay+5时，计数停止，

n＝0、1、2、3……trig_number-1。

本发明所述的数字式频谱高速扫描检测控制技术，其扫描过程中全由数字逻辑控制，软件操作不参与全数字逻辑控制，具有以下优点：

1、降低了主机软件控制的开销；

2、使得各部分控制流水操作，节约了时间；

3、提高了频谱扫描的速度。

附图说明

现有的技术方案说明有以下附图

图1简化的采用现有扫描控制技术的射频信号接收机的原理框图。

图3采用现有扫描控制技术的安装在内嵌式计算机上的软件的扫描控制流程图。

图5射频信号接收模块的原理示意图。

本发明有如下附图：

图2采用本发明技术的射频信号接收机原理简图。

图4本发明中扫描控制器输出的同步时钟及控制时序简图。

图6扫描控制器输入输出管脚图。

图7扫描控制器工作流程图，

图8某部件的实际调谐曲线示意图，

图9扫描控制器原理框图，

图10数字式快速自动增益预调节的装置的结构示意图。

具体实施方式

以下结合附图对本发明作进一步详细说明。

图2为采用本发明技术的射频信号接收机原理简图，本发明所述数字式频谱高速扫描检测控制技术，其构成如下：

设有一个扫描控制器，内嵌式计算机通过控制总线与扫描控制器交互数据。

射频信号依次经过信号接收模块、中频模块、双采集处理模块后获得频谱，获得的频谱结果经过显示处理送至内嵌式计算机显示。

信号接收模块的本振的控制设有配套的本振数字控制器。

中频模块的中频增益自动调节控制设有配套的数字式快速自动增益预调节装置。

扫描控制器输出四路同步脉冲控制本振数字控制器、数字式快速自动增益预调节装置和双采集处理模块的工作。双采集处理模块内包括两个采样处理模块，本发明采用两个采样处理模块提高运算处理速度，两个采样处理模块交替运算处理。

图4为该扫描控制器的时序图。扫描控制器输出本振同步脉冲给本振数字控制器，扫描控制器输出增益同步脉冲给数字式快速自动增益预调节装置，扫描控制器输出第一处理模块同步脉冲和第二处理模块同步脉冲给双采集处理模块。四路脉冲触发不同的控制设置，相应的自动控制逻辑电路自动完成控制。

图4中的T为本振同步脉冲的脉冲串时间间隔，以本振同步脉冲的上升沿为时间基准，增益同步脉冲与其的时间间隔τ1称为增益延时值，处理脉冲与其的时间间隔τ2称为处理模块延时值。

图2中的本振数字控制器、数字式快速自动增益预调节装置、扫描控制器均可用FPGA(现场可编程门阵列)实现。所述扫描控制器可采用VHDL(Very-High-Speed Integrated Circuit HardwareDescription Language，超高速集成电路硬件描述语言，是一种用于电路设计的高级语言)语言设计。作为可选择的具体实施例，扫描控制器采用Altera公司的StratixⅢ系列FPGA，例如，可选择型号为EP3SE80F1152C4的FPGA芯片，开发软件可采用Altera公司的Quartus Ⅱ，版本号8.0；扫描控制器的设计采用VHDL语言，Xilinx公司和Altera公司的FPGA开发程序都支持VHDL语言，因此扫描控制器程序同样适用于所有的FPGA器件。

在上述技术方案的基础上，如图6所示，所述扫描控制器的输入管脚至少包括：

reset管脚，复位信号管脚，

clk2M管脚，工作时钟管脚，

trig_time[23..0]管脚，常数值，用以设置本振同步脉冲的时间间隔，即本振同步脉冲的脉冲串时间间隔T，

trig_number[23..0]管脚，常数值、用以设置一次扫描同步脉冲的数目，即本振同步脉冲的脉冲串数目，

agc_delay[13..0]管脚，增益同步脉冲延时，相对于本振同步脉冲，即增益延时值τ1，

fft_delay[13..0]管脚，处理模块同步脉冲延时，相对于本振同步脉冲，即处理模块延时值τ2，

所述扫描控制器的输出管脚至少包括：

lo_trig，本振同步脉冲，

agc_trig，增益同步脉冲，

fft1_delay，第一处理模块同步脉冲

fft2_delay，第二处理模块同步脉冲。

以下给出一个频谱扫描检测的实施例：

1、设要进行1000MHz-10000MHz的射频范围的频谱扫描检测，中频带宽10MHz，分900段小频段的频谱检测完成，每个小频段的完成时间为2.5ms。

2、中频增益调节触发脉冲的延时(增益延时值τ1)为1.5ms。

3、处理模块的触发脉冲延时(处理模块延时值τ2)为1.6ms。

4、扫描控制器的运行时钟为2MHz，输出的四路同步脉冲是以2MHz计数输出，时间分辨率为0.5μs。

则，对应的输入参数值如下：

1、trig_time[23..0]：000000000001001110001000(对应每个小频段的完成时间为2.5ms)；

2、trig_number[23..0]：000000000000001110000100(对应900段)；

3、agc_delay[13..0]：00101110111000(对应增益调节触发脉冲的延时为1.5ms)；

4、fft_delay[13..0]：00110010000000(处理模块的触发脉冲延时为1.6ms)。

在上述技术方案的基础上，如图7所示，扫描控制器的工作过程为：扫描控制器以clk2M时钟信号上升沿为触发，开始计数，且FPGA程序设计计数值由0开始，当被复位时计数值为0，

计数值为n×trig_time+1时lo_trig产生一个脉冲；

计数值为n×trig_time+agc_delay+1时agc_trig产生一个脉冲；

计数值为2n×trig_time+agc_delay+fft_delay+1时fft1_delay产生一个脉冲；

计数值为(2n+1)×trig_time+agc_delay+fft_delay+1时fft2_delay产生一个脉冲；

计数至(trig_number-1)×trig_time+agc_delay+fft_delay+5时，计数停止，

n＝0、1、2、3……trig_number-1。

agc_delay对应图4的增益延时值τ1，fft_delay对应图4的处理模块延时值τ2。假设：

图4中τ1为1ms，τ2为100μs，T为2.5ms，步进数为3个，

设扫描控制器的clk2M管脚输入的时钟为2MHz，周期0.5μs，计数步进值为0.5μs。

则：trig_number＝3，trig_time＝5000，agc_delay＝2000，fft_delay＝200。

根据对图7的说明，计数器由0计数，计数到1，lo_trig发出第一个脉冲，计数至2001，agc_trig发出第一个脉冲，计数至2201，fft1_delay发出第一个脉冲，计数至5001，lo_trig发出第二个脉冲，计数至7001，agc_trig发出第二个脉冲，计数至7201，fft2_delay发出第一个脉冲，计数至10001，lo_trig发出第三个脉冲，计数至12001，agc_trig发出第三个脉冲，计数至12201，fft1_delay发出第二个脉冲。计数至12205，计数停止。如果再次被复位，计数器置0，又再次进行下次扫描。

以下通过举一个实例详细说明采用此技术完成一次频谱扫描检测控制的过程：

根据中频带宽对要完成的射频范围的频谱分段：设要完成1000MHz-10000MHz的射频范围的频谱扫描检测，中频带宽10MHz，因此可分为900个小频段的频谱检测完成射频范围的频谱检测。

根据扫描速度设定本振同步脉冲的脉冲串时间间隔T：假设以扫描速度4000MHz/s完成扫描，那么完成每个小频段(10MHz的范围)的时间为2.5ms。

步骤1，当开启一次扫描时，内嵌式计算机给扫描控制器一个触发，然后内嵌式计算机被动的接收900段频谱数据，实现1000MHz-10000MHz的频谱扫描检测；

步骤2，扫描控制器被触发后，计算并发出四路同步脉冲，这四路同步脉冲分别为：本振同步脉冲、增益同步脉冲、第一处理模块同步脉冲、第二处理模块同步脉冲；根据要完成的扫描检测：

本振同步脉冲发出一串时间间隔T为2.5ms的脉冲串，数量900个；

增益同步脉冲也同样发出时间间隔2.5ms的脉冲串，数量也为900个；

第一处理模块同步脉冲和第二处理模块同步脉冲时间间隔为5ms，脉冲数量各为450个；根据实例中的每小段处理的时间为2.5ms，确定了本振同步脉冲为2.5ms，同理由于采用了两个处理模块，两个处理模块对数据的处理是交替的，例如第一段数据模块1处理，第二段模块2处理，第三段再由模块1处理，因此模块1和模块2分别是5ms处理一段数据，因此其同步脉冲的时间间隔为5ms，在图4和图7中可看出来；

以本振同步脉冲的上升沿为时间基准，增益同步脉冲与其的时间间隔τ1称为增益延时值，处理脉冲与其的时间间隔τ2称为处理模块延时值；τ1、τ2的取值根据现有公知技术设定，亦可取经验值；例如：本实例中，τ1的取值为1ms，τ2的取值为200μs，这个时间的取得是对实物测试后取的合理值，实例中本振被同步脉冲触发，频率步进10MHz，锁相稳定的时间实测为0.8ms，增加了0.2ms的裕度，取τ1值为1ms，中频增益调节的时间大约80μs，增加120μs裕度，取τ2值为200μs；

本例子中一次扫描过程可分为900小段的控制及处理，这里对这900小段的前2段详细说明，后898小段可依次类推。

步骤3，扫描触发后，扫描控制器发出第一个本振同步脉冲，本振数字控制器被这个脉冲触发自动完成第一小段本振的设置；

步骤4，经过计时满足增益延时值τ1后，扫描控制器发出其第一个增益同步脉冲，数字式快速自动增益预调节装置被这个脉冲触发，自动读取中频功率值，判断并设置合适的中频增益值；

步骤5，经过计时满足处理模块延时值τ2后，扫描控制器对第一采集处理模块发出第一个第一处理模块同步脉冲，第一处理模块受此触发开始采样数据进行处理；

步骤6，根据本振同步脉冲的脉冲串时间间隔τ的设定，扫描控制器发出第二个本振同步脉冲，本振数字控制器被这个脉冲触发自动完成第二小段本振的设置；

步骤7，经过计时满足增益延时值τ1后，扫描控制器发出第二个增益同步脉冲，对采集处理模块2发出第一个脉冲(此时处理模块2受此触发开始采样数据进行处理)。

扫描控制器提供触发信号的时序如图4所示。

根据上面实例(1000MHz-10000MHz的射频范围的频谱扫描检测，中频带宽10MHz，分900段小频段的频谱检测完成。每个小频段的完成时间为2.5ms。)中频增益调节触发脉冲的延时为1ms，处理模块的触发脉冲延时为200μs。扫描控制器的运行时钟为2MHz，输出的四路同步脉冲是以2MHz计数输出，时间分辨率为0.5μs。

对应的输入参数值有。

trig_time[23..0]：000000000001001110001000(对应每个小频段的完成时间为2.5ms)；

trig_number[23..0]：000000000000001110000100(对应900段)；

agc_delay[13..0]：00101110111000(对应增益调节触发脉冲的延时为1.5ms)；

fft_delay[13..0]：00110010000000(处理模块的触发脉冲延时为1.6ms)；

输出的四路同步脉冲为：lo_trig(本振同步脉冲)、agc_trig(增益同步脉冲)、fft1_delay(处理模块1同步脉冲)、fft2_delay(处理模块2同步脉冲)。

上述技术方案中，本振数字控制器引用自专利201010259596.9扫频接收机的扫描控制参数的计算与数字控制方法；数字式快速自动增益预调节装置引用自专利201010176058.3一种数字式快速自动增益预调节的装置。

以下引用自专利201010259596.9扫频接收机的扫描控制参数的计算与数字控制方法：

本发明在进行扫描控制参数的数字控制之前，首先需要计算各扫描控制参数的值。这一计算过程包含两部分内容：

一、将控制量曲线用若干段直线线段进行工程拟合以尽可能的逼近实际调谐曲线，即确定拟合控制量曲线的直线线段数目；

二、计算得到控制量的初始值整数部分、初始值小数部分、步进值整数部分、步进值小数部分和步进个数作为扫描控制参数。下面分别进行阐述。

实际调谐曲线是为了保证整机指标满足设计要求而预先计算出的理想目标，各部件的实际调谐曲线均可采用现有技术获得，本文不再详述实际调谐曲线的计算过程。在工程上，通常采用多段直线逼近的方法对上述实际调谐曲线进行线性化处理，以确定拟合控制量曲线的直线线段数目，即将控制量曲线进行分段，在每一段内认为控制量曲线是一条直线。只要各直线线段的分段点位置选取合适，即可使由若干直线构成的整个控制量曲线尽可能的逼近实际调谐曲线，即可用控制量曲线代替实际调谐曲线同时又保证整机指标满足设计要求。当然，各直线线段的分段数目也不是越多越好，段数太多会使得控制参数计算量大，硬件资源占用多，控制速度变慢。将控制量曲线进行工程拟合时，控制量曲线的分段数确定原则是：在允许的误差范围内尽量少地划分直线线段分段数。具体的将控制量曲线进行工程拟合的方法可采用现有技术实现。

以图8为例，图8给出了某部件的实际调谐曲线(要求值示出的曲线)。某部件的工作频率范围是2000MHz-9000MHz。当控制电压为2V时，其工作频率3000MHz；当控制电压为4V时，其工作频率4740MHz；当控制电压为6V时，其工作频率6500MHz；当控制电压为8V时，其工作频率7800MHz(见图8中的要求值曲线)。要求控制该部件的控制量误差在±20MHz范围内。

如果将控制量曲线划分为一段(见图8中划分1)，在电压-频率曲线上按照2V/3000MHz、8V/7800MHz确定线段的两个端点(分段点)，那么这条线段在4V坐标时对应的工作频率4600MHz，误差4740-4600＝140MHz；在6V坐标时对应的工作频率6200MHz，误差6500-6200＝300MHz。这不满足控制误差在±20MHz范围内的要求。

如果将控制量曲线划分为两段(见图8中划分2)，在电压-频率曲线上分别按照2V/3000MHz、6V/6500MHz与6V/6500MHz、8V/7800MHz确定两条线段的端点，那么这种划分方法在4V坐标时对应的工作频率4750MHz，误差4740-4750＝-10MHz，满足控制误差在±20MHz范围内的要求。如果将控制量曲线划分为三段或三段以上，也可以满足控制误差小于±20MHz的要求，但根据控制量曲线的分段数确定原则，将控制量划分为两段就可以很好地拟合这条实际的控制曲线了。

确定了控制量曲线的分段数后，还需要计算出每一段的扫描控制参数。众所周知，一条直线线段可以通过起始位置、长度、斜率这三个信息来表述。本发明根据这一思路，提出了新的扫描控制参数计算方法，即只要确定直线线段的初始控制值ST、步进值Δ、步进个数N，那么，直线线段中每点对应的控制值都能被计算出来。由于初始控制值ST、步进值Δ不一定总是整数，因此，在实际控制过程中，本发明使用初始值整数部分STI、初始值小数部分STD、步进值整数部分ΔI、步进值小数部分ΔD、步进个数N这五个参数作为扫描控制参数来表征这条用于拟合的直线线段。

下面说明如何计算扫描控制参数。

首先，需要确定扫描控制参数中小数部分的小数位数。小数位数的确定依据是该小数可以无误差的表征受控部件允许的控制误差与扫频接收机的最大扫描点数之比。例如，受控部件允许的控制误差与扫频接收机的最大扫描点数之比为0.003652，那么，6位小数就可以无误差得表征该小数。

其次，需要确定扫描控制参数中初始值ST和终止值SE。由前面阐述的内容可以知道，我们已经将实际的调谐曲线用若干条直线线段拟合且直线线段端点(分段点)的信息已经确定，利用几何知识可以很容易得求出这两个值，这里不再详述。

再次，需要确定扫描控制参数中的步进个数N。为了保证扫频接收机不发生信号遗漏丢失现象，在用户设置的中频带宽(B_IF)内至少包含2个采样点，实际应用过程中一般选取5个采样点。那么，步进个数N等于5倍的扫频宽度(扫描终止频率与起始频率之差)除以中频带宽。见公式1。

(公式1)

最后，需要确定扫描控制参数中的步进值。扫描控制参数中步进值Δ等于终止值与初始值之差再除以步进个数。见公式2。

$\mathrm{\Δ}=\frac{\mathrm{SE}-\mathrm{ST}}{N}$ (公式2)

以图8为例，说明如何计算STI、STD、ΔI、ΔD、N这五个参数。假设某型扫频接收机中某部件的电压-频率曲线如图8中的要求值曲线，同时，扫频接收机的扫频频率范围同该部件的工作频率范围一一对应。扫频接收机采样12位D/A变换器控制该部件，D/A变换器的参考电压10V，控制误差要求是±1个DAC值(指实际控制值偏离图8划分2曲线的范围不超过1个DAC)，扫频接收机允许的最大的扫描点数不超过100000。如果用户设置扫频接收机扫描起始频率4000MHz、终止频率7000MHz、中频带宽1MHz。那么，根据前面表述的内容，该部件的控制量曲线应划分为两条直线线段，一条直线线段对应的频率范围是4000MHz-6500MHz，另一条直线线段对应的频率范围是6500MHz-7000MHz(图8中的划分2)。

首先确定小数位数。因受控部件允许的控制误差与扫频接收机的最大扫描点数之比为

因此，小数位数选取5位。

其次确定各段扫描控制参数中的初始值与终止值。第一条直线线段的扫描初始频率4000MHz，终止频率6500MHz。根据图8中划分2曲线可以算出：

4000MHz对应的控制电压为：

$2+\frac{6-2}{6500-3000}\×(4000-3000)=3.142857V;$

控制DAC值为；

$\frac{3.142857}{10}\×2^{12}=1287.31423$

6500MHz对应的控制电压为6V；

控制DAC值为；

$\frac{6}{10}\×2^{12}=2457.6$

第二条直线线段的扫描初始频率6500MHz，终止频率7000MHz。根据图8中划分2曲线可以算出：

6500MHz对应的控制电压为6V；

控制DAC值为；

$\frac{6}{10}\×2^{12}=2457.6$

7000MHz对应的控制电压为；

$6+\frac{8-6}{7800-6500}\×(7000-6500)=6.769231V$

控制DAC值为；

$\frac{6.769231}{10}\×2^{12}=2772.67702.$

再次确定各段扫描控制参数中的步进个数。由公式1可以计算出第一条直线线段的扫描步进个数等于第二条直线线段的扫描步进个数等于

最后确定各段扫描控制参数中的步进值。由公式2可以计算出第一条直线线段的扫描步进值等于

第二条直线线段的扫描步进值等于

由上面计算可以得到：第一条直线线段的控制量STI＝1287，STD＝0.31423，ΔI＝0，ΔD＝0.09362，N＝12500；第二条直线线段的控制量STI＝2457，STD＝0.6，ΔI＝0，ΔD＝0.12603，N＝2500。以上这10个参数就作为本次扫描的扫描控制参数。

本发明还针对上述的扫描控制参数给出了一个控制器，控制器内部包含存储器、存储器地址累加器、寄存器、累加/减器、扫描脉冲计数器、触发电路以及输出缓冲器，见图9所示。其中，控制器与设备工控机通过设备总线进行通信。在控制器内部，存储器存储设备工控机送入的全部扫描控制参数并将其依次传递至寄存器；以前述的图8为例，是指将第一段控制量的STI＝1287，STD＝0.31423，ΔI＝0，ΔD＝0.09362，N＝12500；第二段控制量的STI＝2457，STD＝0.6，ΔI＝0，ΔD＝0.12603，N＝2500用设备工控机计算出来并送入存储器存储；存储器地址累加器负责记录控制量曲线各条直线线段对应的扫描控制参数在存储器内的存放地址信息；扫描脉冲计数器通过记录外部扫描脉冲个数，产生中断信号促使存储器地址累加器进行累加计数并通过触发电路促使寄存器读取当前存储器地址累加器所指示的地址内的扫描控制参数。触发电路负责产生存储器地址累加器、扫描脉冲计数器的复位信号以及产生存储器读时钟信号；寄存器读取扫描控制参数信息，将步进个数信息传递给扫描脉冲计数器，其余信息传递给累加/减器；累加/减器进行累加/减运算并在外部扫描脉冲的上升沿输出；输出缓冲器在外部扫描脉冲的下降沿将数据传送至D/A。

结合图8的控制实例，扫描控制的具体过程是：

1、扫频接收机中的工控机计算完成扫描控制参数计算后，通过设备总线依次向控制器内部的存储器写入扫描控制参数(所述扫描控制参数包括每条直线线段控制参数的初始值整数部分、初始值小数部分、步进值整数部分、步进值小数部分和步进个数。在本例中，扫描控制参数即是指第一条直线线段的扫描控制参数STI：1287，STD：0.31423，ΔI：0，ΔD：0.09362，N：12500和第二条直线线段的扫描控制参数STI：2457，STD：0.6，ΔI：0，ΔD：0.12603，N：2500)。其中，存储器内部被划分为若干区域，一个区域记录一条直线线段的扫描控制参数。在每个区域中，扫描控制参数又按照初始值整数部分、初始值小数部分、步进值整数部分、步进值小数部分、步进个数次序排列。在本例中，存储器地址0000中依次存入1287、0.31423、0、0.09362、12500；存储器地址0001中依次存入2457、0.6、0、0.12603、2500。

2、完成存储器存储操作后，扫频接收机中的工控机计算产生触发信号。触发电路接收到触发信号后，它首先会复位存储器地址累加器和扫描脉冲计数器；然后，触发电路产生存储器的读时钟信号，将存储器地址累加器所指示的地址(本例中这时刻地址值是0000)内的扫描控制参数(本例中这时刻扫描控制参数是1287、0.31423、0、0.09362、12500)输出至内部数据总线上；最后触发电路通知寄存器从内部数据总线上读取扫描控制参数。由于累加/减器的数据输入端和扫描脉冲计数器的模输入端直接与寄存器的输出端相连，因此，寄存器读取的扫描控制参数也就传递到了累加/减器和扫描脉冲计数器上。这样，累加/减器的初始值被赋予了控制量的初始值(本例中这时刻初始值是1287.31423)；累加/减器的累加量被赋予了控制量的步进值(本例中这时刻步进值是0.09362)；扫描脉冲计数器的模被赋予了步进个数(本例中这时刻步进个数值是12500)。

3、扫频接收机中的工控机计算产生扫描脉冲，扫描脉冲的间隔时间等于扫频接收机总的扫描时间(用户设置的)与总的步进个数之比(总步进个数等于各段步进个数之和。本例中总的步进个数为12500+2500＝15000)。扫描脉冲计数器对扫描脉冲进行计数，同时，累加/减器在扫描脉冲的作用下不断进行累加/减计算并通过输出缓冲器及D/A输出。

4、当扫描脉冲计数器计数值与设定的计数器模相等时(本例中这时刻计数器的计数值是12500)，扫描脉冲计数器产生中断脉冲并自复位。中断脉冲首先通知存储器地址累加器进行地址累加，然后通知触发电路将地址累加器所指示的地址(本例中这时刻地址值是0001)内的扫描控制参数(本例中这时刻扫描控制参数是2457、0.6、0、0.12603、2500)输出至内部数据总线上；最后，触发电路通知寄存器再次从内部数据总线上读取扫描控制参数。这样，下一段的扫描控制参数被重新赋予了累加/减器和扫描脉冲计数器(本例中这时刻累加/减器的初始值变为2457.6，累加量变为0.12603，扫描脉冲计数器的模变为2500)。

5、累加/减器在扫描脉冲的作用下不断进行累加/减计算并通过输出缓冲器及D/A输出。当扫频接收机中的工控机计算不再控制产生扫描脉冲信号时(本例中这时刻工控机已经产生了15000个脉冲)，本次扫描过程结束。

6、开始下一次扫描，如果用户设置状态没有发生变化，那么可以跳过第一步，直接复位后通知各硬件单元读取控制值；如果用户设置状态发生变化，需要重新执行上述1-5步。

存储器内部各地址存储的内容可以毫无关联，因此，使用这种方法进行数字扫描控制可以方便实现连续、列表、自定义等多种扫描方式，同时，由于控制器内部集成自动判别、自动装载功能，使得扫频接收机中的工控机计算不再参与具体的控制过程，从而能够大大提高扫描控制速度。

在实际使用过程中，每一个需要控制的参量都需要对应一个上述的扫描控制硬件模块。随着目前FPGA/CPLD(复杂可编程逻辑器件)容量越来越来，将许多个这样的硬件模块集成在一起是轻而易举的事。

本发明将各段的扫描控制参数简化为初始值整数部分、初始值小数部分、步进值整数部分、步进值小数部分和步进个数；扫描控制参数依次写入控制器中存储器的不同地址；在扫描过程中，通过地址计数器与触发电路相结合，自动装载下次控制量，从而达到快速精确的控制目的。相比现有技术，本方法可以有效减少程序干预扫描进程次数、数据计算量以及数据传输时间，从而提高扫描控制速度。并且，由于设计方法中包含自动装载过程且自动装载速度非常快，使得设计人员可以无顾虑地增加拟合控制曲线的直线线段数目以提高控制精度。另外，扫描控制参数的自动装载也使得多种扫描方式实现更加方便容易。

以下引用自专利201010176058.3一种数字式快速自动增益预调节的装置：

本发明公开了一种如图10所示的数字式快速自动增益预调节的装置：

起分路作用的耦合器的输入端接收经过电磁信号分析仪前端处理过的中频信号，所述耦合器为交流耦合器，可采用现有公知技术用电阻电容搭建，本文不再详述，

耦合器输出一路中频信号进入检波器，耦合器输出另一路中频信号进入可变增益放大器，所述检波器型号可以为AD8307，所述可变增益放大器型号可以为AD8367，送入可变增益放大器的中频信号是以备后面进行中频信号分析时使用，

检波器对中频信号检波并输出检波电压，该检波电压为直流电压，检波电压随着输入到检波器的中频信号的功率线性变化，例如使用型号为AD8307的检波器接收耦合器的输出，检波器输出的直流电压(单位是伏)随着输入到检波器的中频信号的功率(单位是分贝)线性变化；

检波器输出的检波电压送入一个10位的模数转换器对该检波电压进行模数转换，将中频信号的功率值转变成数字量，所述模数转换器的型号可以为MAX1242；

接收检波器输出的模数转换器将数字量的中频信号的功率值送到FPGA(现场可编程门阵列)规则处理器，数字量的中频信号的功率值经过FPGA规则处理器内部的程序规则处理后，按照当前的中频信号功率计算得出一个使中频信号功率处在高精度模数转换器最佳转换范围内的可变增益放大器的控制量，所述FPGA规则处理器可以使用ALTERA公司型号为EP3SE80C1152C4的FPGA，控制量的具体计算过程为：按照当前的信号功率和高精度模数转换器的最佳转换范围得出所需可变增益放大器的增益，再根据此增益和可变增益放大器的特性，计算得出其控制电压，根据此电压和数模转换器的特性，计算得出一个使信号功率处在高精度模数转换器最佳转换范围内的可变增益放大器的控制量，此处提及的器件特性可以查看器件手册。

所述FPGA规则处理器内部的程序的设计思路为：程序将整机同步信号HSCAN作为触发信号，在触发之后，首先是模式判断；若是手动模式，FPGA读取数字信号处理器提供的手动增益值，送到数模转换器，就完成了手动增益的一次调整，然后回到等待状态，等待下一次的触发产生；若是自动模式，FPGA首先要读取信号的检波值，以这个检波值作为当前信号的功率值。按照前面所述计算可变增益放大器控制量的方法，做一个包含若干自动增益控制等级的表，表中每一等级对应一个可变增益放大器的控制数据和输入信号的功率值范围，以信号功率为依据，查表得到该功率下对应的可变增益放大器的控制数据和自动增益等级数据，而后将控制数据输出去控制可变增益放大器的增益、自动增益控制等级输出至数字信号处理器接口，自动增益控制结束，回到触发等待状态。

FPGA规则处理器的一路输出信号将得到的可变增益放大器的控制量输出到数模转换器，例如使用型号为AD7243的数模转换器接收FPGA规则处理器的输出，

数模转换器将可变增益放大器的控制量转换为模拟电压，通过该电压控制可变增益放大器的增益值，从而调节信号通路的中频增益，使中频信号功率处在高精度模数转换器的最佳转换范围内，所述高精度模数转换器的型号可以为AD9445BSVZ-125；

由耦合器输出并进入到可变增益放大器的中频信号，经过可变增益放大器增益调节，使其功率处在高精度模数转换器的最佳转换范围内，然后输入到高精度模数转换器进行模数转换，

FPGA规则处理器接收高精度模数转换器的输出，同时FPGA规则处理器将此次自动增益控制等级数据输出给数字信号处理器，该自动增益控制等级数据做信号功率归一化时采用，即完成了一次中频自动增益的调整。所述数字信号处理器可以使用Analog公司的型号为ADSP-TS201的数字信号处理器。

本发明的硬件电路采用前馈结构，通过耦合器旁路出一路信号专用于增益控制，采用集成检波器加模数转换器的方法获得中频信号的功率值。本发明的优点在于：

1、FFT频谱分析是以前自动增益控制时间消耗的关键所在，而其这一功能是在数字信号处理器内完成，在做自动增益调整的时候，正常的信号分析就只能暂停。为了减少自动增益调节的时间，本发明选用了硬件检波获取信号的功率方法代替原来有软件做FFT频谱分析获取信号的功率方法，自动增益调节功能不再由数字信号处理器完成，而由另外一片FPGA(现场可编程门阵列)完成。控制逻辑由FPGA规则处理器完成，不占用数字信号处理器的资源。而且本发明同时满足了实时性要求、精确度、输入动态范围要求和灵活性的要求，采用全数字集成器件，调试简单，用硬件检波的方法取代原有软件获取信号功率的方法，自动增益控制不再由数字信号处理器完成，而是使用FPGA。

2、本发明不需要软件做FFT处理，消耗的时间少，调节反应快，最快二十微秒即可完成；而且自动增益调节功能是作为一个单独的功能模块，在信号被采样前完成调节，不需要占用数字信号处理器的资源，留给信号分析更多的资源；由于硬件电路的功能器件全是选用的数字集成的芯片加智能处理芯片，由程序完成控制，控制方式灵活，具有模式选择，修改方便，中频增益准确度高，具有增益校准功能，经过校准后准确度更高；集成的芯片稳定性好，对系统没有特殊要求，实现起来容易。

本发明所述装置的具体工作过程是：中频信号通路上通过一个交流耦合器(电阻电容搭建，无型号和指标要求)分路，一路中频信号进入检波器(AD8307)，检波器的输出电压(单位是伏)是随着信号功率(单位是分贝)线性变化的，然后用一个10位的模数转换器(MAX1242)对中频信号的检波电压进行采样，这样中频信号的功率值转变成数字量，再经过FPGA规则处理器内部的程序规则处理，按照当前的信号功率计算得出一个合适的中频增益值的控制量，然后将得到的控制量输出到数模转换器(AD7243)，数模转换器的输出电压控制可变增益放大器(AD8367)的增益值，从而调节信号通路的中频增益，使信号功率处在高精度的模数转换器的最佳转换范围内，同时FPGA规则处理器将此次自动增益控制等级数据输出，以供数字信号处理器做信号功率归一化时采用，即完成了一次中频自动增益的调整。

Claims (3)

1.一种数字式频谱高速扫描检测控制系统，其特征在于：设有一个扫描控制器，内嵌式计算机通过控制总线与扫描控制器交互数据，

射频信号依次经过信号接收模块、中频模块、双采集处理模块后获得频谱，获得的频谱结果经过显示处理送至内嵌式计算机显示，

信号接收模块的本振的控制设有配套的本振数字控制器，

中频模块的中频增益自动调节控制设有配套的数字式快速自动增益预调节装置，

扫描控制器输出四路同步脉冲控制本振数字控制器、数字式快速自动增益预调节装置和双采集处理模块的工作，其中：扫描控制器输出本振同步脉冲给本振数字控制器，扫描控制器输出增益同步脉冲给数字式快速自动增益预调节装置，所述双采集处理模块内包括两个采样处理模块，扫描控制器输出第一处理模块同步脉冲和第二处理模块同步脉冲给双采集处理模块；

扫描控制器的输入管脚至少包括：

reset管脚，复位信号管脚，

clk2M管脚，工作时钟管脚，

trig_time[23..0]管脚，常数值，用以设置本振同步脉冲的时间间隔，

trig_number[23..0]管脚，常数值、用以设置一次扫描同步脉冲的数目，

agc_delay[13..0]管脚，增益同步脉冲延时，相对于本振同步脉冲，

fft_delay[13..0]管脚，处理模块同步脉冲延时，相对于本振同步脉冲，

所述扫描控制器的输出管脚至少包括：

lo_trig，本振同步脉冲，

agc_trig，增益同步脉冲，

fft1_delay，第一处理模块同步脉冲

fft2_delay，第二处理模块同步脉冲。

2.如权利要求1所述的数字式频谱高速扫描检测控制系统，其特征在于：本振数字控制器、数字式快速自动增益预调节装置、扫描控制器均用FPGA实现，所述扫描控制器采用VHDL语言设计。

3.如权利要求1所述的数字式频谱高速扫描检测控制系统，其特征在于：扫描控制器以clk2M时钟信号上升沿为触发，开始计数，且FPGA程序设计计数值由0开始，当被复位时计数值为0，

计数值为n×trig_time+1时lo_trig产生一个脉冲；

计数值为n×trig_time+agc_delay+1时agc_trig产生一个脉冲；

计数值为2n×trig_time+agc_delay+fft_delay+1时fft1_delay产生一个脉冲；

计数值为(2n+1)×trig_time+agc_delay+fft_delay+1时fft2_delay产生一个脉冲；

计数至(trig_number-1)×trig_time+agc_delay+fft_delay+5时，计数停止，

n＝0、1、2、3……trig_number-1。

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