CN102087674B - 防止壅塞配置装置及方法 - Google Patents
防止壅塞配置装置及方法 Download PDFInfo
- Publication number
- CN102087674B CN102087674B CN200910254131.1A CN200910254131A CN102087674B CN 102087674 B CN102087674 B CN 102087674B CN 200910254131 A CN200910254131 A CN 200910254131A CN 102087674 B CN102087674 B CN 102087674B
- Authority
- CN
- China
- Prior art keywords
- jammed
- coiling
- circuit layout
- space
- state
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
本发明是一种防止壅塞配置装置及方法，应用于包含多个电子元件的电路布局。该防止壅塞配置装置包含分析模块、预留模块及布局模块。分析模块对电路布局进行绕线壅塞状态分析以产生电路布局的绕线壅塞状态分析结果。预留模块根据绕线壅塞状态分析结果于电路布局内相对应地配置至少一阻挡单元，使得电路布局内形成由至少一阻挡单元构成的第一空间，以及第二空间。布局模块于第二空间完成这些电子元件的布局后，自第一空间移去至少一阻挡单元，并根据重新配置规则于第一空间与第二空间重新配置这些电子元件。
Description
技术领域
本发明是与电路布局有关，特别地，关于一种防止壅塞配置装置及方法，通过设置虚拟阻挡单元的方式于电路布局中预留后续重新配置电子元件的空间，以避免电路布局中产生难以绕线的壅塞区域。
背景技术
随着电子科技不断地发展，各式各样的电子产品的体积愈来愈轻薄短小，但其具备的功能亦愈来愈多。因此，在面积相当小的芯片中必须设置有数目非常庞大的各种电子元件，才足以应付电子产品的实际需求。
然而，于某些电路布局中，由于某一区域内的电子元件太多，亦即该区域的电子元件密度过大，使得该区域的某些电子元件间的绕线(routing)难以进行，因而无法通过设计规则检查(design rule checking)，导致该电路布局无法正常运作。
请参照图1，图1是绘示以自动布局绕线法(Automatic Placement and Routing，APR)实现合成后的电路布局1的结果。如图2所示，很明显地，于壅塞区域10中，由于有相当多的组合逻辑元件(combinational logic device，例如与非逻辑门与或逻辑门)c挤在一起，因而产生相当严重的壅塞(congestion)现象。此一过高的电子元件密度将会导致壅塞区域10中的各电子元件间的绕线变得相当困难，这将会使得电路布局1难以通过设计规则检查。
请参照图2(A)及图2(B)，图2(A)及图2(B)是绘示电路布局中的垂直方向绕线壅塞状态的示意图。如图2(A)所示，电路布局中标示x处即为未通过设计规则检查的点，很明显地，这些点大致呈现一垂直方向的排列。因此，图2(B)所示的壅塞状态指针V1及V2(箭号处)即用以代表电路布局中的垂直方向的壅塞状态。
同理，请参照图2(C)及图2(D)，图2(C)及图2(D)是绘示电路布局中的水平方向绕线壅塞状态的示意图。如图2(C)所示，未通过设计规则检查的点大致呈现一水平方向的排列。因此，图2(D)所示的壅塞状态指针H1及H2(箭号处)即用以代表电路布局中的水平方向的壅塞状态。
请参照图3(A)及图3(B)，图3(A)及图3(B)是绘示类似的电路布局配置情形导致类似的绕线壅塞状态的示意图。由图3(A)及图3(B)可知，由于图3(A)中的电路布局30相对于其周遭的硬核(hard macro)元件31～34的配置情形与图3(B)中的电路布局30′相对于其周遭的硬核元件31′～34′的配置情形类似，因此，图3(A)中的电路布局30与图3(B)中的电路布局30′的绕线壅塞状态亦相当类似。实际上，硬核元件31′～34′可以是存储器或其它电子装置，并无一定的限制。
随着科技的进展，由于电路布局所包含的电子元件的种类及数目不断增加，电路布局内所产生的壅塞现象势必更为严重。因此，本发明的主要范畴在于提供一种防止壅塞配置装置及防止壅塞方法，以解决上述问题。
发明内容
根据本发明的一方面提供一种防止壅塞配置装置。于此实施例中，该防止壅塞配置装置应用于一电路布局，并且该电路布局包含多个电子元件。该防止壅塞配置装置包含一分析模块、一预留模块及一布局模块。
该分析模块耦接至该电路布局，并用以对该电路布局进行一绕线壅塞状态分析以产生一绕线壅塞状态分析结果。该预留模块耦接至该分析模块及该电路布局，并用以根据该绕线壅塞状态分析结果于该电路布局内相对应地配置至少一阻挡单元，使得该电路布局内形成由该至少一阻挡单元构成的一第一空间，以及一第二空间。该布局模块耦接至该预留模块及该电路布局，并用以于该第二空间布局这些电子元件，然后自该第一空间移去该至少一阻挡单元，并根据一重新配置规则于该第一空间与该第二空间重新配置这些电子元件。
于实际应用中，该第二空间未配置有该至少一阻挡单元。该至少一阻挡单元的数目以及该第一空间的大小可相关于该电路布局内出现绕线壅塞状态的次数。该重新配置规则可以是将该第一空间平均分配给任两个相邻的电子元件或是依照一加权权重将该第一空间分配给任两个相邻的电子元件。
根据本发明另一方面提供一种防止壅塞配置方法。于此实施例中，该防止壅塞配置方法是应用于一电路布局中，并且该逻辑电路布局包含多个电子元件。
该方法包含下列步骤：首先，对该电路布局进行一绕线壅塞状态分析以产生一绕线壅塞状态分析结果；接着，根据该绕线壅塞状态分析结果于该电路布局内相对应地配置至少一阻挡单元，使得该电路布局内形成由该至少一阻挡单元构成的一第一空间，以及一第二空间；之后，于该第二空间布局这些电子元件，并自该第一空间移去该至少一阻挡单元；最后，根据一重新配置规则于该第一空间与该第二空间重新配置这些电子元件。
相较于先前技术，根据本发明的防止壅塞配置装置及防止壅塞方法是先对电路布局进行绕线壅塞状态分析，并根据分析结果于电路布局的边缘处设置虚拟的阻挡单元以预留重新配置电路布局中的电子元件的预留空间，接着再将虚拟的阻挡单元除去后，通过自动布局绕线法实现合成后的电路布局。藉此，于最后所得到的自动布局绕线结果中，该逻辑电路布局中难以绕线的壅塞区域将会大幅减少。
因此，根据本发明的防止壅塞配置装置及防止壅塞方法除了仅需利用其边缘处的一小部分空间即可有效避免先前技术中逻辑电路布局无法通过设计规则检查的情形发生，当电路布局中的各电子元件进行重新配置后，还可维持各电子元件彼此之间的相对应关系。
附图说明
关于本发明的优点与精神可以通过以下的发明详述及附图得到进一步的了解，其中：
图1是绘示以自动布局绕线法实现合成后的电路布局的结果。
图2(A)及图2(B)是绘示垂直方向的绕线壅塞状态的示意图；图2(C)及图2(D)是绘示水平方向的绕线壅塞状态的示意图。
图3(A)及图3(B)是绘示类似的电路布局配置情形导致类似绕线壅塞状态的示意图。
图4是绘示根据本发明的第一具体实施例的防止壅塞配置装置的功能方块图。
图5(A)至图5(E)是绘示防止壅塞配置装置消除垂直方向的绕线壅塞状态的示意图。
图6(A)及图6(B)是绘示防止壅塞配置装置平均分配预留空间的示意图。
图7(A)及图7(B)是绘示防止壅塞配置装置依照加权权重分配预留空间的示意图。
图8是绘示根据本发明的第二具体实施例的防止壅塞配置方法的流程图。
具体实施方式
本发明的主要目的在于提出一种防止壅塞配置装置及防止壅塞方法。通过本发明的防止壅塞配置装置及防止壅塞方法是通过设置虚拟的阻挡单元的方式于电路布局的边缘处预留空间，以供电路布局中的电子元件重新配置的用，藉以确保通过自动布局绕线法所实现的电路布局结果中，电路布局内难以绕线的壅塞区域将会大幅减少，使得该电路布局能够通过时间限制(time constraint)等设计规则检查，还可维持各电子元件彼此之间的相对应关系。
根据本发明的第一具体实施例为一种防止壅塞配置装置。于此实施例中，该防止壅塞配置装置是应用于一电路布局，该电路布局包含多个电子元件，至于这些电子元件的种类与数目以及各电子元件彼此间的耦接关系并无一定的限制，端视实际需求而定。
请参照图4，图4是绘示应用于该电路布局的防止壅塞配置装置的功能方块图。如图4所示，防止壅塞配置装置4包含分析模块40、预留模块42及布局模块44。其中，分析模块40耦接至预留模块42；预留模块42耦接至布局模块44；分析模块40、预留模块42及布局模块44均耦接至该电路布局(图未示)。接下来，将分别就防止壅塞配置装置4所包含的各模块及其具有的功能进行详细的介绍。
于此实施例中，防止壅塞配置装置4的分析模块40是用以对该电路布局进行一绕线壅塞状态分析以产生一绕线壅塞状态分析结果。实际上，分析模块40是先将该电路布局分成多个分析区域后，再分别针对配置于这些分析区域内的电子元件的密度是否过高进行判断，藉以产生对应于这些分析区域的绕线壅塞状态的绕线壅塞状态分析结果，但不以此为限。
举例而言，分析模块40可将每一个分析区域内出现绕线壅塞状态的次数呈现于该绕线壅塞状态分析结果中，藉以达到量化绕线壅塞状态的效果。
此外，分析模块40亦可分别以水平方向及垂直方向对该电路布局进行绕线壅塞状态分析，藉以分别产生对应于该电路布局的垂直方向绕线壅塞状态及水平方向绕线壅塞状态的绕线壅塞状态分析结果，但并不以此为限。当然，分析模块40亦可通过不同型式的路径及顺序对该电路布局进行绕线壅塞状态分析。
请参照图5A，图5A是绘示分析模块40以水平方向对电路布局50进行绕线壅塞状态分析后所得到的对应于电路布局50的垂直方向绕线壅塞状态的绕线壅塞状态分析结果。如图5A所示，分析模块40分别根据电路布局50由上至下每一横列中出现壅塞状态指针(亦即箭号)的次数得到X1～X10的数值分别为1、3、2、1、4、4、3、1、1及1。
接着，防止壅塞配置装置4的预留模块42将会根据分析模块40所得到的绕线壅塞状态分析结果分别于该电路布局中的这些分析区域内配置阻挡单元，使得该电路布局内形成由阻挡单元构成的第一空间以及未配置有阻挡单元的第二空间。
实际上，预留模块42于任一个分析区域所配置的阻挡单元的数目是对应于该分析区域的绕线壅塞状态，亦即该分析区域出现壅塞状态指针的次数。如图5B所示，预留模块42是根据分析模块40所得到的X1～X10分别于电路布局50由上至下的每一横列的左侧边缘处配置对应于X1～X10的数目的阻挡单元，亦即于预留模块42于电路布局50由上至下的每一横列分别配置1、3、2、1、4、4、3、1、1及1个阻挡单元(如图中的斜线方块所示)，使得电路布局50内形成配置有阻挡单元的第一空间501及未配置有阻挡单元的第二空间502。值得注意的是，预留模块42亦可于电路布局50的每一横列的右侧边缘处配置阻挡单元，并无一定的限制。
然后，布局模块44即会于未配置有阻挡单元的第二空间502绕线布局电路布局50所包含的这些电子元件，如图5C所示。也就是说，由于第一空间501内已经完全被阻挡单元所占据，因此，布局模块44布局这些电子元件时，仅能将这些电子元件布局于第二空间502，而无法将这些电子元件布局于第一空间501，藉以实现通过虚拟的阻挡单元的设置将第一空间501给预留下来，以供后续重新布局这些电子元件的用。
值得注意的是，如图5C所示，由于电路布局50仅是在其边缘处设置一些阻挡单元，因此，布局模块44于第二空间502内绕线布局这些电子元件的布局结果将会与图5A所示的布局结果类似。
接下来，布局模块44即会移除设置于第一空间501内的阻挡单元，如图5D所示。此时，由于第一空间501已无阻挡单元的阻挡，布局模块44即可根据一重新配置规则于第一空间501与第二空间502内重新配置这些电子元件，如图5E所示。比较图5D及图5E可知，原本于第二空间502所出现的壅塞状态指针的数目将会大幅减少，甚至完全消除，藉以实现防止壅塞配置的目的。
于实际应用中，该重新配置规则并无一定的限制，端视实际需求而定。举例而言，该重新配置规则可以是将该第一空间平均分配给任两个相邻的电子元件。请参照图6A，图6A是绘示电路布局中的某一横列尚未进行重新配置时的示意图。
如图6A所示，该横列由左至右依序包含有预留空间S0、第一元件、S1、第二元件、S2、第三元件、S3、第四元件、S4及第五元件，其中S1为第一元件与第二元件之间的原始间隔；S2为第二元件与第三元件之间的原始间隔；S3为第三元件与第四元件之间的原始间隔；S4为第四元件与第五元件之间的原始间隔。
假设预留空间S0＝20μm且原始间隔S1＝10μm、S2＝6μm、S3＝4μm及S4＝2μm，于此实施例中，由于布局模块44重新配置这些电子元件的重新配置规则为：将预留空间平均分配至每一个元件之间的间隔，亦即，预留空间S0＝20μm将除以5(包括S0本身及S1～S4共五个间距)而得到一预留空间平均值4μm，而再将此预留空间平均值4μm分别加至S0及S1～S4。因此，布局模块44重新配置这些电子元件的结果如同图6B所示，重新配置后的S0′、S1′、S2′、S3′及S4′将会分别变为4μm、14μm、10μm、8μm及6μm。此时，由于电路布局中的这些电子元件彼此间之间隔拉大，故电路布局中形成绕线壅塞状态的可能性将会因此大幅降低。值得注意的是，视实际需求而定，预留空间亦可只平均分配至每一个元件之间之间隔，而不需在第一元件左侧留下空间。亦即，S0＝20μm亦可除以4(S1～S4共四个间距)，再将所得的预留空间平均值分别加至S1～S4，则第一元件左侧此时不存在任何预留空间。
此外，该重新配置规则亦可以是依照一加权权重将该第一空间分配给任两个相邻的电子元件，并且该加权权重是相关于该任两个相邻的电子元件之间的原始间隔大小。如图7A所示，假设电路布局中的某一横列由左至右依序包含有预留空间S0、第一元件、S1、第二元件、S2、第三元件、S3及第四元件；预留空间S0＝20μm且原始间隔S1＝10μm、S2＝6μm及S3＝4μm；加权权重则为正比于任两个相邻的电子元件之间的原始间隔大小。
因此，预留空间S0分给原始间隔S1的部分为20μm*[10μm/(10μm+6μm+4μm)]＝10μm，故重新配置后的S1′变为10μm+10μm＝20μm；预留空间S0分给原始间隔S2的部分为20μm*[6μm/(10μm+6μm+4μm)]＝6μm，故重新配置后的S2′变为6μm+6μm＝12μm；预留空间S0分给原始间隔S3的部分为20μm*[4μm/(10μm+6μm+4μm)]＝4μm，故重新配置后的S3′变为4μm+4μm＝8μm，如图7B所示。此时，由于电路布局中的这些电子元件彼此间的间隔拉大，故电路布局中形成绕线壅塞状态的可能性将会因此大幅降低。值得注意的是，视实际需求而定，预留空间S0亦可视为一元件之间的间隔，而第一元件左侧则可保有一预留空间。亦即，S0＝20μm亦可依S0及S1～S4各个权重分配至S0及S1～S4，则第一元件左侧此时可存在一依S0权重所分配的预留空间S0′(未示于图7B)。
根据本发明的第二具体实施例为一种防止壅塞配置方法。于此实施例中，该防止壅塞配置方法是应用于一电路布局中。该电路布局包含多个电子元件。请参照图8，图8是绘示该防止壅塞配置方法的流程图。
如图8所示，首先，该方法执行步骤S10，对该电路布局进行一绕线壅塞状态分析，以产生一绕线壅塞状态分析结果。于实际应用中，该绕线壅塞状态分析结果是相关于配置于该电路布局内的电子元件的密度。此外，当该方法执行步骤S10时，可分别以水平方向及垂直方向对该电路布局进行绕线壅塞状态分析，藉以分别产生对应于该电路布局的垂直方向绕线壅塞状态及水平方向绕线壅塞状态的绕线壅塞状态分析结果。
实际上，当该方法执行步骤S10时，可先将该电路布局分成多个分析区域后，再分别对这些分析区域进行绕线壅塞状态分析，藉以产生对应于这些分析区域的绕线壅塞状态的绕线壅塞状态分析结果。并且，这些分析区域中的任一个分析区域的绕线壅塞状态是相关于该分析区域内出现绕线壅塞状态的次数。
接着，该方法执行步骤S11，根据该绕线壅塞状态分析结果相对应地于该电路布局的第一空间内配置至少一阻挡单元。藉此，该电路布局的整个绕线区域可分成由阻挡单元构成的第一空间以及未配置有阻挡单元的第二空间。也就是说，第一空间实质上是被预留作为后续重新配置电子元件的用的预留空间。于此实施例中，该至少一阻挡单元是配置于该电路布局的边缘区域以构成该第一空间，但不以此为限。
然后，该方法执行步骤S12，于未配置有阻挡单元的该第二空间布局这些电子元件。接着，该方法执行步骤S13，自该第一空间移去该至少一阻挡单元。最后，该方法执行步骤S14，根据一重新配置规则于该第一空间与该第二空间重新配置这些电子元件。
于实际应用中，该重新配置规则可以是将该第一空间平均分配给任两个相邻的电子元件，或是依照一加权权重将该第一空间分配给任两个相邻的电子元件。该加权权重可相关于该任两个相邻的电子元件之间的原始间隔大小，但不以此为限。至于防止壅塞配置方法的详细运作情形可参照前述第一具体实施例的相关说明及图标，在此不另行赘述。
综上所述，根据本发明的防止壅塞配置装置及防止壅塞方法是先对电路布局进行绕线壅塞状态分析，并根据分析结果于电路布局的边缘处设置虚拟的阻挡单元以预留重新配置电路布局中的电子元件的预留空间，接着再将虚拟的阻挡单元除去后，通过自动布局绕线法实现合成后的电路布局。藉此，于最后所得到的自动布局绕线结果中，该逻辑电路布局中难以绕线的壅塞区域将会大幅减少。
因此，根据本发明的防止壅塞配置装置及防止壅塞方法除了仅需利用其边缘的极少空间即可有效避免先前技术中逻辑电路布局无法通过设计规则检查的情形发生，当电路布局中的各电子元件进行重新配置后，还可维持各电子元件之间的相对应关系。
通过以上较佳具体实施例的详述，是希望能更加清楚描述本发明的特征与精神，而并非以上述所揭露的较佳具体实施例来对本发明的范畴加以限制。相反地，其目的是希望能涵盖各种改变及具相等性的安排于本发明所欲申请的专利范围的范畴内。
Claims (32)
1.一种防止壅塞配置装置，应用于一电路布局，该电路布局包含多个电子元件，该防止壅塞配置装置包含：
一分析模块，用以以水平方向对该电路布局进行一绕线壅塞状态分析，藉以产生对应于该电路布局的垂直方向绕线壅塞状态的一绕线壅塞状态分析结果，其中该绕线壅塞状态分析结果是相关于配置于该电路布局内的电子元件的密度；
一预留模块，耦接至该分析模块，用以根据该绕线壅塞状态分析结果于该电路布局内相对应地配置至少一阻挡单元，使得该电路布局内形成由该至少一阻挡单元构成的一第一空间，以及一未配置有该阻挡单元的第二空间，其中该预留模块将该至少一阻挡单元配置于该电路布局的边缘区域以构成该第一空间；以及
一布局模块，耦接至该预留模块，用以于该第二空间布局这些电子元件，然后自该第一空间移去该至少一阻挡单元，并根据一重新配置规则于该第一空间与该第二空间重新配置这些电子元件。
2.根据权利要求1所述的防止壅塞配置装置，其特征在于，该至少一阻挡单元的数目以及该第一空间的大小是相关于该电路布局内出现绕线壅塞状态的次数。
3.根据权利要求1所述的防止壅塞配置装置，其特征在于，该分析模块是先将该电路布局分成多个分析区域后，再分别对这些分析区域进行该绕线壅塞状态分析，藉以产生对应于这些分析区域的绕线壅塞状态的该绕线壅塞状态分析结果。
4.根据权利要求3所述的防止壅塞配置装置，其特征在于，这些分析区域中的一分析区域的绕线壅塞状态是相关于该分析区域内出现绕线壅塞状态的次数。
5.一种防止壅塞配置装置，应用于一电路布局，该电路布局包含多个电子元件，该防止壅塞配置装置包含：
一分析模块，用以以垂直方向对该电路布局进行一绕线壅塞状态分析，藉以产生对应于该电路布局的水平方向绕线壅塞状态的一绕线壅塞状态分析结果，其中该绕线壅塞状态分析结果是相关于配置于该电路布局内的电子元件的密度；
一预留模块，耦接至该分析模块，用以根据该绕线壅塞状态分析结果于该电路布局内相对应地配置至少一阻挡单元，使得该电路布局内形成由该至少一阻挡单元构成的一第一空间，以及未配置有该阻挡单元的一第二空间，其中该预留模块将该至少一阻挡单元配置于该电路布局的边缘区域以构成该第一空间；以及
一布局模块，耦接至该预留模块，用以于该第二空间布局这些电子元件，然后自该第一空间移去该至少一阻挡单元，并根据一重新配置规则于该第一空间与该第二空间重新配置这些电子元件。
6.根据权利要求5所述的防止壅塞配置装置，其特征在于，该至少一阻挡单元的数目以及该第一空间的大小是相关于该电路布局内出现绕线壅塞状态的次数。
7.根据权利要求5所述的防止壅塞配置装置，其特征在于，该分析模块是先将该电路布局分成多个分析区域后，再分别对这些分析区域进行该绕线壅塞状态分析，藉以产生对应于这些分析区域的绕线壅塞状态的该绕线壅塞状态分析结果。
8.根据权利要求7所述的防止壅塞配置装置，其特征在于，这些分析区域中的一分析区域的绕线壅塞状态是相关于该分析区域内出现绕线壅塞状态的次数。
9.一种防止壅塞配置装置，应用于一电路布局，该电路布局包含多个电子元件，该防止壅塞配置装置包含：
一分析模块，用以对该电路布局进行一绕线壅塞状态分析以产生一绕线壅塞状态分析结果，其中该绕线壅塞状态分析结果是相关于配置于该电路布局内的电子元件的密度；
一预留模块，耦接至该分析模块，用以根据该绕线壅塞状态分析结果于该电路布局内相对应地配置至少一阻挡单元，使得该电路布局内形成由该至少一阻挡单元构成的一第一空间，以及未配置有该阻挡单元的一第二空间，其中该预留模块将该至少一阻挡单元配置于该电路布局的边缘区域以构成该第一空间；以及
一布局模块，耦接至该预留模块，用以于该第二空间布局这些电子元件，然后自该第一空间移去该至少一阻挡单元，并根据一重新配置规则于该第一空间与该第二空间重新配置这些电子元件，该重新配置规则是将该第一空间平均分配给任两个相邻的电子元件。
10.根据权利要求9所述的防止壅塞配置装置，其特征在于，该至少一阻挡单元的数目以及该第一空间的大小是相关于该电路布局内出现绕线壅塞状态的次数。
11.根据权利要求9所述的防止壅塞配置装置，其特征在于，该分析模块是先将该电路布局分成多个分析区域后，再分别对这些分析区域进行该绕线壅塞状态分析，藉以产生对应于这些分析区域的绕线壅塞状态的该绕线壅塞状态分析结果。
12.根据权利要求11所述的防止壅塞配置装置，其特征在于，这些分析区域中的一分析区域的绕线壅塞状态是相关于该分析区域内出现绕线壅塞状态的次数。
13.一种防止壅塞配置装置，应用于一电路布局，该电路布局包含多个电子元件，该防止壅塞配置装置包含：
一分析模块，用以对该电路布局进行一绕线壅塞状态分析以产生一绕线壅塞状态分析结果，其中该绕线壅塞状态分析结果是相关于配置于该电路布局内的电子元件的密度；
一预留模块，耦接至该分析模块，用以根据该绕线壅塞状态分析结果于该电路布局内相对应地配置至少一阻挡单元，使得该电路布局内形成由该至少一阻挡单元构成的一第一空间，以及未配置有该阻挡单元的一第二空间，其中该预留模块将该至少一阻挡单元配置于该电路布局的边缘区域以构成该第一空间；以及
一布局模块，耦接至该预留模块，用以于该第二空间布局这些电子元件，然后自该第一空间移去该至少一阻挡单元，并根据一重新配置规则于该第一空间与该第二空间重新配置这些电子元件，该重新配置规则是依照一加权权重将该第一空间分配给任两个相邻的电子元件，且该加权权重是相关于该任两个相邻的电子元件之间的原始间隔大小。
14.根据权利要求13所述的防止壅塞配置装置，其特征在于，该至少一阻挡单元的数目以及该第一空间的大小是相关于该电路布局内出现绕线壅塞状态的次数。
15.根据权利要求13所述的防止壅塞配置装置，其特征在于，该分析模块是先将该电路布局分成多个分析区域后，再分别对这些分析区域进行该绕线壅塞状态分析，藉以产生对应于这些分析区域的绕线壅塞状态的该绕线壅塞状态分析结果。
16.根据权利要求15所述的防止壅塞配置装置，其特征在于，这些分析区域中的一分析区域的绕线壅塞状态是相关于该分析区域内出现绕线壅塞状态的次数。
17.一种防止壅塞配置方法，应用于一电路布局，该电路布局包含多个电子元件，该方法包含下列步骤：
对该电路布局以水平方向进行一绕线壅塞状态分析，藉以产生对应于该电路布局的垂直方向绕线壅塞状态的一绕线壅塞状态分析结果，其中该绕线壅塞状态分析结果是相关于配置于该电路布局内的电子元件的密度；
根据该绕线壅塞状态分析结果于该电路布局内配置至少一阻挡单元，使得该电路布局内形成由该至少一阻挡单元构成的一第一空间，以及未配置有该阻挡单元的一第二空间，其中该至少一阻挡单元是配置于该电路布局的边缘区域以构成该第一空间；
于该第二空间布局这些电子元件；
自该第一空间移去该至少一阻挡单元；以及
根据一重新配置规则于该第一空间与该第二空间重新配置这些电子元件。
18.根据权利要求17所述的防止壅塞配置方法，其特征在于，该至少一阻挡单元的数目以及该第一空间的大小是相关于该电路布局内出现绕线壅塞状态的次数。
19.根据权利要求17所述的防止壅塞配置方法，其特征在于，该电路布局是先分成多个分析区域后，这些分析区域再分别进行该绕线壅塞状态分析，以产生对应于这些分析区域的绕线壅塞状态的该绕线壅塞状态分析结果。
20.根据权利要求19所述的防止壅塞配置方法，其特征在于，这些分析区域中的一分析区域的绕线壅塞状态是相关于该分析区域内出现绕线壅塞状态的次数。
21.一种防止壅塞配置方法，应用于一电路布局，该电路布局包含多个电子元件，该方法包含下列步骤：
以垂直方向对该电路布局进行一绕线壅塞状态分析，藉以产生对应于该电路布局的水平方向绕线壅塞状态的一绕线壅塞状态分析结果，其中该绕线壅塞状态分析结果是相关于配置于该电路布局内的电子元件的密度；
根据该绕线壅塞状态分析结果于该电路布局内配置至少一阻挡单元，使得该电路布局内形成由该至少一阻挡单元构成的一第一空间，以及未配置有该阻挡单元的一第二空间，其中该至少一阻挡单元是配置于该电路布局的边缘区域以构成该第一空间；
于该第二空间布局这些电子元件；
自该第一空间移去该至少一阻挡单元；以及
根据一重新配置规则于该第一空间与该第二空间重新配置这些电子元件。
22.根据权利要求21所述的防止壅塞配置方法，其特征在于，该至少一阻挡单元的数目以及该第一空间的大小是相关于该电路布局内出现绕线壅塞状态的次数。
23.根据权利要求21所述的防止壅塞配置方法，其特征在于，该电路布局是先分成多个分析区域后，这些分析区域再分别进行该绕线壅塞状态分析，以产生对应于这些分析区域的绕线壅塞状态的该绕线壅塞状态分析结果。
24.根据权利要求23所述的防止壅塞配置方法，其特征在于，这些分析区域中的一分析区域的绕线壅塞状态是相关于该分析区域内出现绕线壅塞状态的次数。
25.一种防止壅塞配置方法，应用于一电路布局，该电路布局包含多个电子元件，该方法包含下列步骤：
对该电路布局进行一绕线壅塞状态分析，以产生一绕线壅塞状态分析结果，其中该绕线壅塞状态分析结果是相关于配置于该电路布局内的电子元件的密度；
根据该绕线壅塞状态分析结果于该电路布局内配置至少一阻挡单元，使得该电路布局内形成由该至少一阻挡单元构成的一第一空间，以及未配置有该阻挡单元的一第二空间，其中该至少一阻挡单元是配置于该电路布局的边缘区域以构成该第一空间；
于该第二空间布局这些电子元件；
自该第一空间移去该至少一阻挡单元；以及
根据一重新配置规则于该第一空间与该第二空间重新配置这些电子元件，该重新配置规则是将该第一空间平均分配给任两个相邻的电子元件。
26.根据权利要求25所述的防止壅塞配置方法，其特征在于，该至少一阻挡单元的数目以及该第一空间的大小是相关于该电路布局内出现绕线壅塞状态的次数。
27.根据权利要求25所述的防止壅塞配置方法，其特征在于，该电路布局是先分成多个分析区域后，这些分析区域再分别进行该绕线壅塞状态分析，以产生对应于这些分析区域的绕线壅塞状态的该绕线壅塞状态分析结果。
28.根据权利要求27所述的防止壅塞配置方法，其特征在于，这些分析区域中的一分析区域的绕线壅塞状态是相关于该分析区域内出现绕线壅塞状态的次数。
29.一种防止壅塞配置方法，应用于一电路布局，该电路布局包含多个电子元件，该方法包含下列步骤：
对该电路布局进行一绕线壅塞状态分析，以产生一绕线壅塞状态分析结果，其中该绕线壅塞状态分析结果是相关于配置于该电路布局内的电子元件的密度；
根据该绕线壅塞状态分析结果于该电路布局内配置至少一阻挡单元，使得该电路布局内形成由该至少一阻挡单元构成的一第一空间，以及未配置有该阻挡单元的一第二空间，其中该至少一阻挡单元是配置于该电路布局的边缘区域以构成该第一空间；
于该第二空间布局这些电子元件；
自该第一空间移去该至少一阻挡单元；以及
根据一重新配置规则于该第一空间与该第二空间重新配置这些电子元件，该重新配置规则是依照一加权权重将该第一空间分配给任两个相邻的电子元件，且该加权权重是相关于该任两个相邻的电子元件之间的原始间隔大小。
30.根据权利要求29所述的防止壅塞配置方法，其特征在于，该至少一阻挡单元的数目以及该第一空间的大小是相关于该电路布局内出现绕线壅塞状态的次数。
31.根据权利要求29所述的防止壅塞配置方法，其特征在于，该电路布局是先分成多个分析区域后，这些分析区域再分别进行该绕线壅塞状态分析，以产生对应于这些分析区域的绕线壅塞状态的该绕线壅塞状态分析结果。
32.根据权利要求31所述的防止壅塞配置方法，其特征在于，这些分析区域中的一分析区域的绕线壅塞状态是相关于该分析区域内出现绕线壅塞状态的次数。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN200910254131.1A CN102087674B (zh) | 2009-12-07 | 2009-12-07 | 防止壅塞配置装置及方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN200910254131.1A CN102087674B (zh) | 2009-12-07 | 2009-12-07 | 防止壅塞配置装置及方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102087674A CN102087674A (zh) | 2011-06-08 |
| CN102087674B true CN102087674B (zh) | 2014-10-29 |
Family
ID=44099483
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN200910254131.1A Expired - Fee Related CN102087674B (zh) | 2009-12-07 | 2009-12-07 | 防止壅塞配置装置及方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN102087674B (zh) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11338892A (ja) * | 1998-05-22 | 1999-12-10 | Fujitsu Ltd | セル配置装置及び方法並びにセル配置プログラムを記録したコンピュータ読取り可能な記録媒体 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050138587A1 (en) * | 2003-12-19 | 2005-06-23 | Naum Michael C. | Analysis of congestion attributed to component placement in an integrated circuit topology floor-plan |
| JP4272647B2 (ja) * | 2005-09-09 | 2009-06-03 | 富士通マイクロエレクトロニクス株式会社 | 半導体集積回路装置のレイアウト方法及びそのレイアウトプログラム |
| US7464356B2 (en) * | 2005-12-15 | 2008-12-09 | International Business Machines Corporation | Method and apparatus for diffusion based cell placement migration |
| US7904865B2 (en) * | 2008-01-23 | 2011-03-08 | International Business Machines Corporation | Placement driven routing |
-
2009
- 2009-12-07 CN CN200910254131.1A patent/CN102087674B/zh not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11338892A (ja) * | 1998-05-22 | 1999-12-10 | Fujitsu Ltd | セル配置装置及び方法並びにセル配置プログラムを記録したコンピュータ読取り可能な記録媒体 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN102087674A (zh) | 2011-06-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7503026B2 (en) | Cell, standard cell, standard cell library, a placement method using standard cell, and a semiconductor integrated circuit | |
| JP4761859B2 (ja) | 半導体集積回路のレイアウト設計方法 | |
| US8560996B1 (en) | Method and system for preparing modularized circuit designs for dynamic partial reconfiguration of programmable logic | |
| US20090113370A1 (en) | Layout designing method for semiconductor device and layout design supporting apparatus for the same | |
| CN101127055A (zh) | 集成电路设计方法、设计设备、系统、基片、封装和电路 | |
| CN100401511C (zh) | 集成电路及集成电路的电连接再选路方法 | |
| TWI403914B (zh) | 防止壅塞配置裝置及方法 | |
| US8473881B1 (en) | Multi-resource aware partitioning for integrated circuits | |
| US8762919B2 (en) | Circuit macro placement using macro aspect ratio based on ports | |
| KR101823281B1 (ko) | 금속/비아 프로그램 가능한 게이트 어레이 집적 회로를 위한 프로그램 가능한 매크로 | |
| US20090065813A1 (en) | Configuring structured asic fabric using two non-adjacent via layers | |
| US20210091769A1 (en) | Logic cell structure and integrated circuit with the logic cell structure | |
| US9760669B2 (en) | Congestion mitigation by wire ordering | |
| CN102087674B (zh) | 防止壅塞配置装置及方法 | |
| TW202107850A (zh) | 多工器電路、多工器及製造多工器方法 | |
| US8250512B2 (en) | Apparatus for preventing congestive placement and associated method | |
| US7231625B2 (en) | Method and apparatus for use of hidden decoupling capacitors in an integrated circuit design | |
| JP7062793B2 (ja) | 回路配線記憶方法、ｆｐｇａシステムおよび記憶媒体 | |
| CN2935475Y (zh) | 具有备用元件的半导体晶片 | |
| CN115498995A (zh) | 用于减小电源电压下降的电路系统和方法 | |
| US8667445B2 (en) | Power mesh management method | |
| US8302060B2 (en) | I/O cell architecture | |
| JP6599813B2 (ja) | 半導体集積回路及び半導体集積回路の設計方法 | |
| CN101739479B (zh) | 防止壅塞配置方法及装置 | |
| JP4293028B2 (ja) | オンチップデカップリングキャパシタ挿入方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20141029 Termination date: 20191207 |