CN115498995A - 用于减小电源电压下降的电路系统和方法 - Google Patents

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Abstract

一种电路系统包括第一集成电路管芯，该第一集成电路管芯具有被配置为执行第一组操作的第一电路组。该电路系统还包括具有第二电路组的第二集成电路管芯，该第二电路组被配置为在第一电路组开始执行第一组操作之后以延迟开始执行第二组操作以减小电源电压下降。由第一和第二电路组执行的操作可以以固定或可变延迟交织。基于逻辑电路的预测开关活动，可以将逻辑电路划分为第一电路组和第二电路组。集成电路管芯中的去耦电容器可以耦合在一起，以在高电流事件期间减小电源电压的下降。

Description

用于减小电源电压下降的电路系统和方法
技术领域
本公开涉及电子集成电路系统，并且更具体地，涉及用于减小电源电压下降的电路系统和方法。
背景技术
可编程集成电路是一种可由用户编程以实现期望的定制逻辑功能的集成电路。在典型场景中，逻辑设计人员使用计算机辅助设计工具来设计定制逻辑电路。当设计过程完成时，计算机辅助设计工具会生成配置数据。配置数据被加载到可编程集成电路上的存储器元件中，以配置可编程集成电路来执行定制逻辑电路的功能。现场可编程门阵列(FPGA)是一种可编程集成电路。
附图说明
图1示出了根据实施例的具有示例性互连电路系统的可编程逻辑器件(PLD)的实施例。
图2示出了根据实施例的图1的PLD中的逻辑电路系统的示例。
图3示出了根据实施例的示例性集成电路(IC)封装的横截面，该IC封装包括主集成电路(IC)管芯、5个基础IC管芯和封装衬底。
图4A-4B是时序图，其示出根据实施例的在电路系统中的多个集成电路(IC)管芯之间顺序处理电路组中的线程的示例。
图5A-5B是时序图，其示出根据实施例的在电路系统中的多个集成电路(IC)管芯之间的电路组中交织操作线程的示例。
图6是根据实施例的图4A-5B的实施例的说明性操作的流程图。
图7示出了根据实施例的图3的IC封装的示例性部分的进一步细节，包括主IC管芯和基础IC管芯。
图8是流程图，其示出根据一个实施例的可以由图3的IC封装中的集成电路执行以减小电源电压下降的操作的示例。
具体实施方式
诸如FPGA之类的集成电路(IC)中的操作通常可能在短时间内从为IC提供电源电压的电力输送网络(PDN)中汲取大电源电流，这可能会导致大的电力传输噪声，这会对器件性能和功能产生负面影响。用于减轻电力传输噪声的一种方法是实施分阶段(staging)，这包括将操作划分为多个阶段，一次执行一个阶段，并等待当前阶段完成，然后再开始另一阶段。顺序分阶段有助于减轻噪音，但可能需要更多时间。
在来自FPGA上的PDN的高电源电流汲取事件期间，电源电压可能会出现电压下降(voltage droop)。与标准ASIC(专用集成电路)设计相比，针对大电源电流汲取的FPGA设计的电压下降分析更具挑战性，因为ASIC设计具有较少的电源域并采用电源门控。另一方面，FPGA设计有更多的电源域和跨域信号，因此不同电源电压之间的交互更加复杂。
根据本文公开的一些实施例，在不同时间操作多个集成电路(IC)管芯中的电路组以在高电流事件期间减小电流。不是同时开始高电流操作，而是两个或更多个操作线程可以以延迟交织(interleaved with a delay)，或按顺序分阶段，使得高电流事件就不对齐。“高电流事件”可以定义为任何这样的加载事件：其导致集成电路管芯的电力输送网络表现出超过预定电流阈值水平(例如，0.2安培(A)、0.4A、0.8A、1A、5A、10A等)的电流尖峰或导致电力输送网络表现出电压扰动，例如从标称电源电压电平的、超过预定电压阈值电平(例如，5毫伏(mV)、10mV、20mV、50mV等)的电压下降或电压峰值。多个IC管芯之间的延迟处理可以经由交织或顺序分阶段来实现，以提高操作效率，而不显著增加噪声。
本领域技术人员将认识到，可以在没有这些具体细节中的一些或全部的情况下实践本示例性实施例。在其他情况下，没有详细描述众所周知的操作，以免不必要地混淆本案实施例。
集成电路管芯的说明性实施例(例如，具有示例性互连电路系统的可编程逻辑器件(PLD)100)如图(FIG)1所示。如图1所示，可编程逻辑器件(PLD)100可以包括功能块的二维阵列，包括逻辑阵列块(LAB)110和其他功能块，例如随机存取存储器(RAM)块130和数字信号处理(DSP)块，例如DSP块120。诸如LAB 110之类的功能块可以包括较小的可编程区域(例如，逻辑电路、可配置逻辑块或自适应逻辑模块)，其接收输入信号并对输入信号执行定制功能以产生输出信号。
可编程逻辑器件100可以包含存储器元件。存储器元件可以使用输入/输出元件(IOE)102加载有配置数据(也称为编程数据)。一旦被加载，每个存储器元件都提供对应的静态控制信号，该静态控制信号控制相关联的功能块(例如，LAB 110、DSP块120、RAM块130或输入/输出元件102)的操作。
在典型场景中，加载的存储器元件的输出被施加到功能块中的金属氧化物半导体场效应晶体管的栅极以接通或关断晶体管，并且从而配置功能块中的逻辑，包括路由路径。可以以这种方式控制的可编程逻辑电路元件包括复用器的部分(例如，用于在互连电路中形成路由路径的复用器)、查找表、逻辑阵列、与(AND)、或(OR)、与非(NAND)和与或(NOR)逻辑门、通过门(pass gate)等等。
存储器元件可以使用任何合适的易失性和/或非易失性存储器结构，例如随机存取存储器(RAM)单元、熔丝、反熔丝、可编程只读存储器存储器单元、掩模编程和激光编程结构、机械存储器器件(例如，包括局部机械谐振器)、机械操作RAM(MORAM)、这些结构的组合等。由于存储器元件在编程期间加载有配置数据，因此存储器元件有时被称为配置存储器、配置RAM(CRAM)、配置存储器元件或可编程存储器元件。
此外，可编程逻辑器件100可以具有输入/输出元件(IOE)102，以用于驱动信号离开器件100并且用于接收来自其他器件的信号。输入/输出元件102可以包括并行输入/输出电路系统、串行数据收发器电路系统、差分接收器和发送器电路系统、或用于将一个集成电路连接到另一个集成电路的其他电路系统。如图所示，输入/输出元件102可以位于芯片的外围周围。如果期望，则可编程逻辑器件100可以具有以不同方式布置的输入/输出元件102。
PLD 100还可以包括以垂直布线通道140(即，沿PLD 100的垂直轴形成的互连)和水平布线通道150(即，沿PLD 100的水平轴形成的互连)形式的可编程互连电路系统，每个布线通道包括至少一个轨道(track)来布线至少一根线(wire)。如果期望，则互连电路系统可以包括双倍数据速率互连和/或单数据速率互连。
注意，除了图1中描绘的互连电路系统的拓扑结构之外，其他路由拓扑结构也可以与本案实施例一起使用。例如，布线拓扑结构可以包括沿其范围的不同部分的对角线、水平线和垂直线以及在三维集成电路的情况下垂直于器件平面的线，并且线的驱动器可以位于与线的一端不同的点。布线拓扑结构可以包括基本上横跨整个PLD 100的全局线、诸如横跨PLD 100的一部分的线之类的部分全局线(fractional global wire)、特定长度的错开的线、较小的局部线、或任何其他合适的互连资源布置。
此外，应该理解，这里描述的实施例可以在任何类型的集成电路中实现。如果期望，则这种集成电路的功能块可以布置在更多的级别或层中，其中多个功能块被互连以形成更大的块。其他器件布置可以使用未按行和列布置的功能块。
在一种合适的布置中，PLD 100中的逻辑电路系统可以被组织成逻辑扇区，例如如图2所示。如图2所示，器件100可以包括多个逻辑扇区210。例如，每个逻辑扇区210可以包括几个可编程逻辑电路。每个逻辑扇区210可以由相应的本地扇区管理器(LSM)212管理。本地扇区管理器212可以由诸如安全器件管理器(SDM)202之类的安全控制器控制。安全器件管理器202可以接收配置数据(例如，配置比特流)和来自外部主机的命令，并且然后可以通过总线214将接收到的命令和配置数据提供给本地扇区管理器212。将安全器件管理器202耦合到本地扇区管理器212的总线214有时可以称为配置片上网络(CNoC)。
图3示出了根据实施例的示例性集成电路(IC)封装300的横截面，该IC封装包括主集成电路(IC)管芯301、5个基础IC管芯311-315和封装衬底320。主IC管芯301可以是任何类型的IC管芯，例如可编程逻辑IC(例如，PLD 100)、微处理器IC、图形处理单元(GPU)IC等。基础IC管芯311-315也可以是任何类型的IC管芯，例如存储器IC、可编程逻辑IC(例如，FPGA)、微处理器IC、GPU IC等。
主IC管芯301和基础IC管芯312-315垂直堆叠并耦合在一起如图3所示，以创建三维(3D)电路系统。主IC管芯301通过若干导电连接304耦合到基础IC管芯312-315。基础IC管芯312-315可以经由连接304与主IC管芯301通信。基础IC管芯311-315分别通过导电连接321-325耦合到封装衬底320。基础IC管芯311可以与主IC管芯301通信，例如，经由连接321、封装衬底320中的导体、一组或多组连接322-325、一个或多个基础IC管芯312-315中的硅通孔(through silicon via)、以及连接304。
存在可以操作器件100的各种模式(例如，以同时模式或顺序模式)。在同时模式下，所有逻辑扇区210同时开始。在同时模式下操作需要最少的时间来完成任务。然而，从电力输送网络(PDN)汲取的所产生的峰值电流可能大到无法接受，因为所有所涉及的逻辑扇区的电流都是对齐的。在顺序模式下，只有在当前操作完成后才会开始新的操作。所产生的峰值电流在顺序模式中较小，但顺序模式可能需要整个器件100的更耗时的过程。
根据本文公开的一些实施例，多个集成电路(IC)管芯中的电路组被顺序操作以在高电流事件期间减小一个或多个电力输送网络上的电流。不是同时开始高电流操作，而是按顺序处理两个或更多个操作线程，使得高电流事件不对齐。图4A-4B是时序图，其示出根据实施例的在电路系统中的多个集成电路(IC)管芯之间顺序处理电路组中的线程的示例。根据各种实施例，每个电路组可以是例如逻辑扇区210的一个或多个部分、RAM块130中的存储器电路单元的一个或多个行或列、LAB 110的一个或多个部分、DSP块120的一个或多个部分，或它们的任何组合。电路组可以具有相同的电路结构。此处关于图4A-4B公开的三个IC管芯1、2和3可以是例如图3的基础IC管芯311-315中的任意三个。尽管关于图4A-4B公开了三个IC管芯，但图4A-4B的顺序处理操作可以应用于2、3、4、5、6或更多个IC管芯。
图4A示出了三个IC管芯1、2和3中的部分操作线程一个接一个地顺序执行，使得三个IC管芯中的每一个中的操作线程的执行不与任何其他IC管芯中的操作线程的执行重叠。在IC管芯2的电路组中操作线程不被执行，直到IC管芯1的电路组中的操作线程完成。此外，在IC管芯3的电路组中不执行操作线程，直到IC管芯1和2的电路组中的操作线程完成。
图4B示出了三个IC管芯1-3中的每一个内的电路组中的操作线程也被顺序地执行，使得在三个IC管芯中的每一个中的电路组中的每一个中的操作线程的执行不与任何其他电路组中的操作线程的执行重叠。每个操作线程可以包括一个或多个操作。如图4B所示，每个IC管芯1-3中的4个不同电路组中的每一个中的操作线程被顺序地执行并且不重叠。结果，活动IC管芯的PDN上的电源电压的任何电压下降都减小，因为由操作线程引起的每个峰值电流事件都在仅一个电路组正在操作时发生。
最初，IC管芯1中的第一电路组1执行与第一操作线程相关联的操作。在IC管芯1中的电路组1已经完成与第一操作线程相关联的操作之后，IC管芯1中的第二电路组2执行与第二操作线程相关联的操作。在IC管芯1中的电路组2已经完成与第二操作线程相关联的操作之后，IC管芯1中的第三电路组3执行与第三操作线程相关联的操作。在IC管芯1中的电路组3已经完成与第三操作线程相关联的操作之后，IC管芯1中的第四电路组4执行与第四操作线程相关联的操作。
在IC管芯1中的电路组4已经完成与第四操作线程相关联的操作之后，IC管芯2中的第一电路组1执行与第一操作线程相关联的操作。在IC管芯2中的电路组1已经完成与第一操作线程相关联的操作之后，IC管芯2中的第二电路组2执行与第二操作线程相关联的操作。在IC管芯2中的电路组2已经完成与第二操作线程相关联的操作之后，IC管芯2中的第三电路组3执行与第三操作线程相关联的操作。在IC管芯2中的电路组3已经完成与第三操作线程相关联的操作之后，IC管芯2中的第四电路组4执行与第四操作线程相关联的操作。
在IC管芯2中的电路组4已经完成与第四操作线程相关联的操作之后，IC管芯3中的第一电路组1执行与第一操作线程相关联的操作。在IC管芯3中的电路组1已经完成与第一操作线程相关联的操作之后，IC管芯3中的第二电路组2执行与第二操作线程相关联的操作。在IC管芯3中的电路组2已经完成与第二操作线程相关联的操作之后，IC管芯3中的第三电路组3执行与第三操作线程相关联的操作。在IC管芯3中的电路组3已经完成与第三操作线程相关联的操作之后，IC管芯3中的第四电路组4执行与第四操作线程相关联的操作。
再次参考图2，逻辑扇区210可以是可使用相关联的本地扇区管理器212单独配置或编程的，这允许每个逻辑扇区210独立地并行处理不同的任务。通过重新配置逻辑扇区的不同子集以执行不同的任务，由逻辑扇区210实现的并行处理可以用于同时为各种任务或作业执行应用加速(例如，在数据中心中)。
根据另一实施例，在交织模式中，在一个或多个电路组中执行的所有操作线程以延迟一个接一个开始。以这种方式操作，可以减小从为IC提供电源电压的供电网络(PDN)中汲取的峰值电流，同时提高操作效率。换句话说，交织是一种用于操作多个电路组的技术，其中每个操作线程之间都有延迟。噪声峰值出现在电流阶跃发生后的一段时间内，并且很快就会衰减。器件100在后续操作之前加载指令或等待数据，这可能在高电流消耗时段之间创建低电流消耗时段。在各个操作线程之间添加适当的延迟有助于通过在时间上分配电流汲取来减小从电力输送网络的峰值电流汲取。效率可以随着并行度的增加而提高。
图5A-5B是时序图，其示出根据实施例的在电路系统中的多个集成电路(IC)管芯中的电路组之间交织操作线程的示例。根据各种实施例，每个电路组可以是例如逻辑扇区210的一个或多个部分、RAM块130中的存储器电路单元的一个或多个行或列、LAB 110的一个或多个部分、DSP块120的一个或多个部分、或它们的任何组合。例如，电路组可以具有相同的电路结构。此处关于图5A-5B公开了的三个IC管芯1、2和3可以是图3的基础IC管芯311-315中的任意三个。尽管在图5A-5B中公开了三个IC管芯1-3，图5A-5B的交织处理操作可以应用于2、3、4、5、6或更多个IC管芯。
图5A示出了三个IC管芯1、2和3中的操作线程是交织的。在图5A的交织模式中，IC管芯2中的操作线程的执行与IC管芯1中的操作线程的执行部分重叠，并且IC管芯3中的操作线程的执行与IC管芯2中的操作线程的执行部分重叠。
图5B示出三个IC管芯1-3中的每一个内的电路组中的操作线程也是交织的。因此，三个IC管芯中的每一个中的每个电路组中的每个操作线程的执行与同一IC管芯和/或不同的IC管芯中的一个或多个其他电路组中的一个或多个操作线程的执行部分地重叠。如图5B所示，每个电路组中的每个操作线程的执行与至少一个其他电路组中的操作线程的执行重叠了时间延迟Tdelay。在图5B的示例中，每个IC管芯中每个电路组中每个操作线程的执行具有相同的持续时间Tstage，并且Tdelay等于每个电路组中每个操作线程的执行的持续时间Tstage的二分之一(即，Tdelay＝Tstage/2)。在其他实施例中，Tdelay可以等于每个电路组中的每个操作线程的执行的持续时间Tstage的三分之一、四分之一、五分之一、六分之一或另一分数。在这些实施例中，Tdelay是固定延迟。在其他实施例中，Tdelay可以是可变延迟，其基于当前执行操作线程的电路组中的比特级切换活动而变化。例如，一组执行操作线程的电路所使用的数据模式的到达定时可能会导致比特级切换活动(以及所产生的电源电流汲取)增加到可能导致下一电路组中的操作线程的开始的延迟的水平。在该示例中，Tdelay增加以适应增加的切换活动和电源电流消耗。作为另一示例，如果执行操作线程的一组电路中的比特级切换活动低或降低，则Tdelay降低以使下一电路组更快地开始下一个操作线程。每个操作线程可以包括一个或多个操作。在一些实施例中，IC管芯1-3中的电路组所执行的操作线程可以是相同的操作集合、相同类型的操作、或不同的操作。
如图5B所示，每个IC管芯中的4个不同电路组中的每一个中的操作线程是交织的，并且因此部分重叠。以这种方式操作，图5B的电路系统的总操作时间为顺序模式相比可以减小37.5％。最初在图5B中的时间T0，IC管芯1中的第一电路组1执行与第一操作线程相关联的操作。延迟Tdelay之后在时间T1，IC管芯1中的第二电路组2开始执行与第二操作线程相关联的操作。另一个延迟Tdelay之后在时间T2，IC管芯1中的电路组1已经完成与第一操作线程相关联的操作，并且IC管芯1中的第三电路组3开始执行与第三操作线程相关联的操作。又一个延迟Tdelay之后在时间T3，IC管芯1中的电路组2已经完成与第二操作线程相关联的操作，并且IC管芯1中的第四电路组4开始执行与第四操作线程相关联的操作。
另一个延迟Tdelay之后在时间T4，IC管芯1中的电路组3已经完成与第三操作线程相关联的操作，并且IC管芯2中的第一电路组1开始执行与第一操作线程相关联的操作。另一个延迟Tdelay之后在时间T5，IC管芯1中的电路组4已经完成与第四操作线程相关联的操作，并且IC管芯2中的第二电路组2开始执行与第二操作线程相关联的操作。又一个延迟Tdelay之后在时间T6，IC管芯2中的电路组1已完成与第一操作线程相关联的操作，并且IC管芯2中的第三电路组3开始执行与第三操作线程相关联的操作。又一个延迟Tdelay之后在时间T7，IC管芯2中的电路组2已完成与第二操作线程相关联的操作，并且IC管芯2中的第四电路组4开始执行与第四操作线程相关联的操作。
又一个延迟Tdelay之后在时间T8，IC管芯2中的电路组3已完成与第三操作线程相关联的操作，并且IC管芯3中的第一电路组1开始执行与第一操作线程相关联的操作。又一个延迟Tdelay之后在时间T9，IC管芯2中的电路组4已经完成与第四操作线程相关联的操作，并且IC管芯3中的第二电路组2开始执行与第二操作线程相关联的操作。又一个延迟Tdelay之后在时间T10，IC管芯3中的电路组1已完成与第一操作线程相关联的操作，并且IC管芯3中的第三电路组3开始执行与第三操作线程相关联的操作。又一个延迟Tdelay之后在时间T11，IC管芯3中的电路组2已经完成与第二操作线程相关联的操作，并且IC管芯3中的第四电路组4开始执行与第四操作线程相关联的操作。
图5B的四路交织方案仅是说明性的并且不用于限制本案实施例的范围。如果期望，则可以实现双向交织方案、三向交织方案或涉及多于四个重叠操作线程的交织方案。通常，每个操作线程可以在任意数量的逻辑扇区、逻辑电路或区域上并行执行。此外，可以取决于发起特定逻辑扇区组或其他电路组时表现出的电源电流负载量，来根据需要调整Tdelay。例如，如果电源电流峰值高，则可以增加Tdelay以确保电源电压的电压下降在发起随后的高电流事件之前有机会恢复。如果电源电流峰值低，则可以降低Tdelay以帮助进一步提高操作效率。
图6是根据实施例的图4A-5B的实施例的说明性操作的流程图。在操作601，在选定的基础IC管芯(例如，基础IC管芯311-315中的一个)中的第一电路组被激活以处理第一操作线程。在操作601-604的第一次迭代中，所选定的基础IC管芯可以是图4A-4B或图5A-5B的IC管芯1。与每个操作线程相关联的操作可能会在选定的基础IC管芯中引起高电流事件。延迟Tdelay之后在操作602，选定的基础IC管芯中的第二电路组被激活以处理第二操作线程。延迟Tdelay可以例如等于每个电路组中的每个操作线程的持续时间Tstage(例如，如图4B的示例中)，等于持续时间Tstage的一半(例如，如在图5B的示例中)，或Tstage的另一分数(例如，1/3、1/4等)。如上所述，Tdelay可以是固定延迟或可变延迟，其基于当前执行操作线程的电路组中的比特级切换活动而变化。在Tdelay是可变延迟的实施例中，Tdelay可以在图6的操作601-605中的两个或更多个之间变化。
另一个延迟Tdelay之后在操作603处，选定的基础IC管芯中的第三电路组被激活以处理第三操作线程。又一个延迟Tdelay之后在操作604，选定的基础IC管芯中的第四电路组被激活以处理第四操作线程。又一个延迟Tdelay之后在操作605，电路系统中的下一个基础IC管芯被选择以执行操作线程。例如，在操作605的第一次迭代中，可以选择IC管芯2。作为另一示例，可以在操作605的第二次迭代中选择IC管芯3。在操作605的每次迭代之后，针对新选择的基础IC管芯再次执行操作601-604。可以重复操作601-605，直到电路系统中的所有基础IC管芯都已被选择和执行。例如，每个操作线程可以执行相同的操作或不同的操作。操作601-605可以例如由主IC管芯和/或基础IC管芯中的一个或多个状态机电路来执行，如本文例如关于图7所公开的。
如上所述，诸如FPGA之类的IC可能会在短时间内从电力输送网络(PDN)汲取大电源电流，这会导致对IC的性能和功能产生负面影响的大电力传输噪声。用于减轻电力传输噪声的一种方法是增加IC中管芯上去耦电容器的电容。然而，增加管芯上去耦电容器的电容增加IC管芯面积并显著增加成本。缓解高电源电流事件所需的去耦电容量可能过大。
根据在此参考图7-8所公开的一些实施例，活动集成电路(IC)管芯可以根据需要在一个或多个附加IC管芯中使用去耦电容器，以在活动IC管芯中的高电流事件期间减小PDN上的电源电压的电压下降。结果，显著减小了在活动IC管芯中增加附加的管芯上去耦电容的需要，从而减小了IC管芯面积和成本。
图7示出了根据实施例的图3的IC封装300的示例性部分的进一步细节，IC封装300包括主IC管芯301和基础IC管芯312-314。在图7的实施例中，主IC管芯301包括状态机电路701，基础IC管芯312包括状态机(SM)电路702，基础IC管芯313包括状态机电路703，并且基础IC管芯314包括状态机电路704。此外，基础IC管芯312包括去耦电容器721和开关(SW)电路711，基础IC管芯313包括去耦电容器722和开关电路712，并且基础IC管芯314包括去耦电容器723和开关电路713。
状态机电路701-704可以例如使用可编程逻辑电路或使用非可编程逻辑电路(即，硬连线电路相同)来实现。状态机电路701分别使用双向控制信号CS1、CS2和CS3来控制状态机电路702-704的操作。三个不同电力输送网络上的三个电源电压VDD1、VDD2和VDD3在图7中示出。电源电压VDD1、VDD2和VDD3分别提供给开关电路711、712和713的输入。状态机电路702、703和704分别使用控制信号X1、X2和X3来控制开关电路711、712和713的切换。开关电路711、712和713分别耦合到去耦电容器721、722和723。开关电路711-713通过连接720(例如，在封装衬底320中)耦合在一起。
在图7的实施例中，当前开启且活动的基础IC管芯312-315中的任何一个可以在当前关闭的其他3个基础IC管芯中的一个或多个中根据需要使用去耦电容器721-723。IC管芯315未在图7中示出。在活动基础IC管芯中的高电流事件期间，活动IC管芯中的去耦电容器可以耦合到关闭的基础IC管芯中的1、2或3个中的去耦电容器，以减小传输到活动基础IC管芯的电源电压VDD1-VDD3中的电压下降。在活动基础IC管芯中的高电流事件期间，其他基础IC管芯中的1、2或3个关闭。关闭的基础IC管芯不在使用其去耦电容器，并且因此，关闭的基础IC管芯可以允许活动基础IC管芯使用其去耦电容器来减小电源电压的下降。
状态机电路701分别使用控制信号CS1-CS3来根据需要控制基础IC管芯312-314中去耦电容器721-723的使用，以减小活动基础IC管芯中的电源电压下降和尖峰。状态机电路701可以使用双向控制信号CS1-CS3与状态机702-704通信，以确定三个基础IC管芯312-314中的哪一个是活动的以及哪一个基础IC管芯312-314是关闭的。状态机702-704可以向状态机701发送信号(例如，信号CS1-CS3的子集)，所述信号指示它们相应的基础IC管芯312-314是活动的还是关闭的。如果状态机701确定(例如，使用控制信号CS1-CS3)基础IC管芯312-314之一是活动的并且预期生成高电流事件并且另外两个基础IC管芯312-314之一或两者关闭，则状态机701可以生成控制信号CS1-CS3，控制信号CS1-CS3使状态机702-704分别通过开关电路711-713并且通过连接720将去耦电容器721-723中的2个或3个耦合在一起。
作为不旨在限制的具体示例，主IC管芯301可以是FPGA，并且基础IC管芯312-314可以是存储配置数据的存储器IC管芯，配置数据用于配置在主IC管芯301中的基础IC管芯之上的逻辑扇区210。在这个示例中，基础IC管芯312-314中的任何一个可以向主IC管芯301提供配置数据，以用于执行主IC管芯301中的逻辑扇区210的部分重新配置，而其他基础IC管芯中的之一或两者关闭。在该示例中，将配置数据从基础IC管芯中的一个活动的基础IC管芯提供给主IC管芯301可能会在该活动的基础IC管芯中引起高电流事件，高电流事件导致活动的基础IC管芯中的电源电压出现电压下降或尖峰。
例如，如果状态机701从信号CS1-CS3确定基础IC管芯312是活动的并且预期生成高电流事件并且基础IC管芯313-314是关闭的，则状态机701可以在控制信号CS1-CS3中生成值，所述值使状态机702-704通过开关电路711-713和连接720将去耦电容器721-723耦合在一起以减小高电流事件期间电源电压VDD1中的电压下降和尖峰。状态机702使开关电路711将电容器721耦合到电源电压VDD1和连接720，同时基础IC管芯312使用信号X1是活动的。状态机703-704使开关电路712-713分别使用信号X2-X3将电容器722-723与电源电压VDD2-VDD3去耦并且将电容器722-723耦合到连接720，同时基础IC管芯313-314关闭。在该示例中，基础IC管芯312可以在基础IC管芯312仅使用去耦电容器721执行这些功能将花费的时间的1/3内使用去耦电容器721-723执行功能，例如将配置数据加载到主IC管芯301中以进行部分重新配置。
作为另一个示例，如果状态机701从信号CS1-CS3确定基础IC管芯313是活动的并且预期生成高电流事件，基础IC管芯314关闭，并且基础IC管芯312没有关闭，则状态机701可以在控制信号CS2-CS3中生成值，所述值使状态机703-704通过开关电路712-713和连接720将去耦电容器722-723耦合在一起，以减小高电流事件期间电源电压VDD2中的电压下降/尖峰。在该示例中，状态机702使开关电路711使用信号X1将电容器721与连接720去耦。状态机703使开关电路712使用信号X2将电容器722耦合到电源电压VDD2和连接720。状态机704使用信号X3使开关电路713将电容器723与电源电压VDD3去耦并且将电容器723耦合到连接720。
图8是流程图，其示出根据实施例的可以由图3的IC封装300中的集成电路执行以减小电源电压下降和尖峰的操作的示例。在操作801中，状态机电路701选择处于活动状态且预期生成高电流事件的基础IC管芯312-314之一。在操作801中，状态机701还确定是否其他基础IC管芯312-314中的任何一个关闭。在操作802中，状态机701使状态机电路702-704使用开关电路711-713和连接720将选定的基础IC管芯中和一个或两个关闭的基础IC管芯中的去耦电容器721-723耦合到选定的基础IC管芯的电力输送网络。在操作803中，选定的基础IC管芯使用选定的基础IC管芯中的去耦电容器和关闭的基础IC管芯中的去耦电容器来执行高电流事件。
根据其他实施例，主IC管芯301中的状态机701可以使用控制信号(例如，控制信号CS1-CS3)来在基础IC管芯311-315之间动态重新分配配置数据(例如，用于配置逻辑扇区210的配置比特流)以便缩短一个或多个基础IC管芯中可能导致电源电压下降或尖峰的高电流事件的持续时间。在这些实施例中，主IC管芯301是可以根据各种用户设计配置的可编程逻辑IC(例如，FPGA)。可以针对不同的用户设计和不同的应用对主IC管芯301进行部分或全部重新配置。用于配置主IC管芯301中的逻辑扇区210的配置数据被存储在基础IC管芯311-315中的一个或多个中。
主IC管芯301的性能目标(例如，频率和速度目标)可以基于一个或多个逻辑扇区210的配置的改变(其是由从一个或多个基础IC管芯311-315加载新配置数据引起的)而改变。状态机701可以基于来自基础IC管芯的电源电流的供求动态地改变基础IC管芯311-315的电力输送网络的分阶段要求，例如，通过改变逻辑扇区210中的哪一个通过来自基础IC管芯的配置数据来重新配置。状态机701可以动态地将存储在基础IC管芯311-315中的一个或多个中的配置数据重新分配给其他基础IC管芯中的一个或多个，以便减小影响一个或多个基础IC管芯的PDN的高电流事件的持续时间。作为更具体的示例，状态机701可以通过在基础IC管芯311-315之间重新分配配置数据来动态地改变在图4A-4B、5A-5B和6的实施例中执行每个活动操作线程的每个电路组中的存储器单元的行/列的数量或逻辑电路的数量。
以下示例涉及进一步的实施例。示例1是一种电路系统，包括：第一集成电路管芯，其包括被配置为执行第一组操作的第一电路组；以及第二集成电路管芯，其包括第二电路组，所述第二电路组被配置为在所述第一电路组开始执行所述第一组操作之后，以延迟开始执行第二组操作，以减小电源电压下降。
在示例2中，根据示例1所述的电路系统可以可选地还包括，其中，所述第二电路组被配置为在所述第一电路组完成执行所述第一组操作之前，开始执行所述第二组操作，以减小所述电源电压下降，并且其中，所述延迟是可编程的。
在示例3中，根据示例1所述的电路系统可以可选地还包括，其中，所述第二电路组被配置为在所述第一电路组完成执行所述第一组操作之后开始执行所述第二组操作，以减小所述电源电压下降，并且其中，所述延迟是可编程的。
在示例4中，根据示例1-3中任一项所述的电路系统可以可选地还包括，其中，所述第一集成电路管芯还包括第三电路组，所述第三电路组被配置为在所述第一电路组开始执行所述第一组操作之后，以延迟执行第三组操作，其中，所述第二集成电路管芯还包括第四电路组，所述第四电路组被配置为在所述第二电路组开始执行所述第二组操作之后，以延迟执行第四组操作，并且其中，所述第二电路组被配置为在所述第三电路组开始执行所述第三组操作之后，以延迟开始执行所述第二组操作。
在示例5中，根据示例4所述的电路系统可以可选地还包括，其中，所述第三电路组被配置为在所述第一电路组完成执行所述第一组操作之前开始执行所述第三组操作，并且其中，所述第四电路组被配置为在所述第二电路组完成执行所述第二组操作之前开始执行所述第四组操作。
在示例6中，根据示例4所述的电路系统可以可选地还包括，其中，所述第三电路组被配置为在所述第一电路组完成执行所述第一组操作之后开始执行所述第三组操作，并且其中，所述第四电路组被配置为在所述第二电路组完成执行所述第二组操作之后开始执行所述第四组操作。
在示例7中，根据示例4所述的电路系统可以可选地还包括，其中，所述第一组操作和所述第二组操作是第一操作线程的一部分，其中，所述第三组操作和所述第四组操作是第二操作线程的一部分，其中，所述第一电路组、所述第二电路组、所述第三电路组和所述第四电路组具有相同的电路结构，并且其中，所述电路系统是三维电路系统，其包括与所述第一集成电路管芯和所述第二集成电路管芯垂直堆叠并耦合到所述第一集成电路管芯和所述第二集成电路管芯的第三集成电路管芯。
在示例8中，根据示例1-7中任一项所述的电路系统可以可选地还包括：第三集成电路管芯，其包括第三电路组，所述第三电路组被配置为在所述第二电路组开始执行所述第二组操作之后，以延迟开始执行第三组操作，以减小所述电源电压下降，其中，所述第一电路组、所述第二电路组、所述第三电路组具有相同的电路结构。
在示例9中，根据示例8所述的电路系统可以可选地还包括，其中，所述第三电路组被配置为在所述第二电路组完成执行所述第二组操作之前，开始执行所述第三组操作，以减小所述电源电压下降。
在示例10中，根据示例8所述的电路系统可以可选地还包括，其中，所述第三电路组被配置为在所述第二电路组完成执行所述第二组操作之后开始执行所述第三组操作，以减小所述电源电压下降。
示例11是一种操作电路系统以减小电源电压中的电压下降的方法，所述方法包括：使用第一集成电路管芯中的第一电路组，执行第一组操作；以及在所述第一电路组开始执行所述第一组操作之后，以延迟使用第二集成电路管芯中的第二电路组来执行第二组操作。
在示例12中，根据示例11所述的方法可以可选地还包括，其中，使用所述第二电路组来执行所述第二组操作还包括：在所述第一电路组完成执行所述第一组操作之前开始执行所述第二组操作，以减小所述电压下降，并且其中，所述延迟是可编程的。
在示例13中，根据示例11所述的方法可以可选地还包括，其中，使用所述第二电路组来执行所述第二组操作还包括：在所述第一电路组完成执行所述第一组操作之后开始执行所述第二组操作，以减小所述电压下降，并且其中，所述延迟是可编程的。
在示例14中，根据示例11-13中任一项所述的方法可以可选地还包括：在所述第一电路组开始执行所述第一组操作之后，以延迟使用所述第一集成电路管芯中的第三电路组来执行第三组操作；以及在所述第二电路组开始执行所述第二组操作之后，以延迟使用所述第二集成电路管芯中的第四电路组来执行第四组操作，其中，使用所述第二电路组来执行所述第二组操作还包括：在所述第三电路组开始执行所述第三组操作之后，以延迟执行所述第二组操作。
在示例15中，根据示例14所述的方法可以可选地还包括：基于所述逻辑电路的预测开关活动，将逻辑电路划分为所述第一电路组、所述第二电路组、所述第三电路组和所述第四电路组。
在示例16中，根据示例11-15中任一项所述的方法可以可选地还包括：在所述第二电路组开始执行所述第二组操作之后，以延迟使用第三集成电路管芯中的第三电路组来执行第三组操作，以减小所述电压下降，其中，所述第一电路组、所述第二电路组和所述第三电路组具有相同的电路结构。
在示例17中，根据示例11-16中任一项所述的方法可以可选地还包括：基于所述逻辑电路的预测开关活动，将逻辑电路划分为所述第一电路组和所述第二电路组。
示例18是一种电路系统，包括：第一集成电路管芯，其包括第一状态机电路；第二集成电路管芯，其包括第二状态机电路和第一去耦电容器；以及第三集成电路管芯，其包括第三状态机电路和第二去耦电容器，其中，所述第一状态机电路指示所述第二状态机电路和所述第三状态机电路使所述第一去耦电容器耦合到所述第二去耦电容器，以在所述第二集成电路管芯中的高电流事件期间减小所述第二集成电路管芯中的电源电压的电压下降。
在示例19中，根据示例18所述的电路系统可以可选地还包括：第四集成电路管芯，其包括第四状态机电路和第三去耦电容器，其中，所述第一状态机电路指示所述第二状态机电路、所述第三状态机电路和所述第四状态机电路使所述第一去耦电容器、所述第二去耦电容器和所述第三去耦电容器耦合在一起，以在所述高电流事件期间减小所述电压下降。
在示例20中，根据示例18-19中任一项所述的电路系统可以可选地还包括，其中，所述第二集成电路管芯还包括第一开关电路，其中，所述第三集成电路管芯还包括第二开关电路，其中，所述第二状态机电路被配置为使所述第一开关电路将所述第一去耦电容器耦合到所述第二去耦电容器，并且其中，所述第三状态机电路被配置为使所述第二开关电路将所述第二去耦电容器耦合到所述第一去耦电容器。
在示例21中，根据示例18-20中任一项所述的电路系统可以可选地还包括，其中，所述第一集成电路管芯是可编程逻辑集成电路，并且其中，所述第一状态机电路在所述第二集成电路管芯和所述第三集成电路管芯之间动态地重新分配用于配置所述第一集成电路管芯中的逻辑电路的配置数据，以便缩短所述高电流事件的持续时间。
在示例22中，根据示例21所述的电路系统可以可选地还包括，其中，所述第一状态机电路通过在所述第二集成电路管芯与所述第三集成电路管芯之间重新分配所述配置数据，来动态地改变执行操作线程的所述逻辑电路的数量。
示例性实施例的前述描述是为了说明的目的而呈现的。前述描述并非旨在穷举或限制本文所公开的示例。在一些情况下，可以采用各种特征而不相应地使用所阐述的其他特征。在不脱离本案实施例的范围的情况下，根据上述教导，许多修改、替换和变化是可能的。

Claims (22)

1.一种电路系统，包括：
第一集成电路管芯，其包括被配置为执行第一组操作的第一电路组；以及
第二集成电路管芯，其包括第二电路组，所述第二电路组被配置为在所述第一电路组开始执行所述第一组操作之后，以延迟开始执行第二组操作，以减小电源电压下降。
2.根据权利要求1所述的电路系统，其中，所述第二电路组被配置为在所述第一电路组完成执行所述第一组操作之前，开始执行所述第二组操作，以减小所述电源电压下降，并且其中，所述延迟是可编程的。
3.根据权利要求1所述的电路系统，其中，所述第二电路组被配置为在所述第一电路组完成执行所述第一组操作之后开始执行所述第二组操作，以减小所述电源电压下降，并且其中，所述延迟是可编程的。
4.根据权利要求1-3中任一项所述的电路系统，其中，所述第一集成电路管芯还包括第三电路组，所述第三电路组被配置为在所述第一电路组开始执行所述第一组操作之后，以延迟执行第三组操作，其中，所述第二集成电路管芯还包括第四电路组，所述第四电路组被配置为在所述第二电路组开始执行所述第二组操作之后，以延迟执行第四组操作，并且其中，所述第二电路组被配置为在所述第三电路组开始执行所述第三组操作之后，以延迟开始执行所述第二组操作。
5.根据权利要求4所述的电路系统，其中，所述第三电路组被配置为在所述第一电路组完成执行所述第一组操作之前开始执行所述第三组操作，并且其中，所述第四电路组被配置为在所述第二电路组完成执行所述第二组操作之前开始执行所述第四组操作。
6.根据权利要求4所述的电路系统，其中，所述第三电路组被配置为在所述第一电路组完成执行所述第一组操作之后开始执行所述第三组操作，并且其中，所述第四电路组被配置为在所述第二电路组完成执行所述第二组操作之后开始执行所述第四组操作。
7.根据权利要求4所述的电路系统，其中，所述第一组操作和所述第二组操作是第一操作线程的一部分，其中，所述第三组操作和所述第四组操作是第二操作线程的一部分，其中，所述第一电路组、所述第二电路组、所述第三电路组和所述第四电路组具有相同的电路结构，并且其中，所述电路系统是三维电路系统，所述三维电路系统包括第三集成电路管芯，所述第三集成电路管芯与所述第一集成电路管芯和所述第二集成电路管芯垂直堆叠并耦合到所述第一集成电路管芯和所述第二集成电路管芯。
8.根据权利要求1-3中任一项所述的电路系统，还包括：
第三集成电路管芯，其包括第三电路组，所述第三电路组被配置为在所述第二电路组开始执行所述第二组操作之后，以延迟开始执行第三组操作，以减小所述电源电压下降，其中，所述第一电路组、所述第二电路组、所述第三电路组具有相同的电路结构。
9.根据权利要求8所述的电路系统，其中，所述第三电路组被配置为在所述第二电路组完成执行所述第二组操作之前，开始执行所述第三组操作，以减小所述电源电压下降。
10.根据权利要求8所述的电路系统，其中，所述第三电路组被配置为在所述第二电路组完成执行所述第二组操作之后开始执行所述第三组操作，以减小所述电源电压下降。
11.一种操作电路系统以减小电源电压中的电压下降的方法，所述方法包括：
使用第一集成电路管芯中的第一电路组，执行第一组操作；以及
在所述第一电路组开始执行所述第一组操作之后，以延迟使用第二集成电路管芯中的第二电路组来执行第二组操作。
12.根据权利要求11所述的方法，其中，使用所述第二电路组来执行所述第二组操作还包括：在所述第一电路组完成执行所述第一组操作之前开始执行所述第二组操作，以减小所述电压下降，并且其中，所述延迟是可编程的。
13.根据权利要求11所述的方法，其中，使用所述第二电路组来执行所述第二组操作还包括：在所述第一电路组完成执行所述第一组操作之后开始执行所述第二组操作，以减小所述电压下降，并且其中，所述延迟是可编程的。
14.根据权利要求11-13中任一项所述的方法，还包括：
在所述第一电路组开始执行所述第一组操作之后，以延迟使用所述第一集成电路管芯中的第三电路组来执行第三组操作；以及
在所述第二电路组开始执行所述第二组操作之后，以延迟使用所述第二集成电路管芯中的第四电路组来执行第四组操作，
其中，使用所述第二电路组来执行所述第二组操作还包括：在所述第三电路组开始执行所述第三组操作之后，以延迟执行所述第二组操作。
15.根据权利要求14所述的方法，还包括：
基于所述逻辑电路的预测的开关活动，将逻辑电路划分为所述第一电路组、所述第二电路组、所述第三电路组和所述第四电路组。
16.根据权利要求11-13中任一项所述的方法，还包括：
在所述第二电路组开始执行所述第二组操作之后，以延迟使用第三集成电路管芯中的第三电路组来执行第三组操作，以减小所述电压下降，其中，所述第一电路组、所述第二电路组和所述第三电路组具有相同的电路结构。
17.根据权利要求11-13中任一项所述的方法，还包括：
基于所述逻辑电路的预测的开关活动，将逻辑电路划分为所述第一电路组和所述第二电路组。
18.一种电路系统，包括：
第一集成电路管芯，其包括第一状态机电路；
第二集成电路管芯，其包括第二状态机电路和第一去耦电容器；以及
第三集成电路管芯，其包括第三状态机电路和第二去耦电容器，其中，所述第一状态机电路指示所述第二状态机电路和所述第三状态机电路使所述第一去耦电容器耦合到所述第二去耦电容器，以在所述第二集成电路管芯中的高电流事件期间减小所述第二集成电路管芯中的电源电压的电压下降。
19.根据权利要求18所述的电路系统，还包括：
第四集成电路管芯，其包括第四状态机电路和第三去耦电容器，其中，所述第一状态机电路指示所述第二状态机电路、所述第三状态机电路和所述第四状态机电路使所述第一去耦电容器、所述第二去耦电容器和所述第三去耦电容器耦合在一起，以在所述高电流事件期间减小所述电压下降。
20.根据权利要求18-19中任一项所述的电路系统，其中，所述第二集成电路管芯还包括第一开关电路，其中，所述第三集成电路管芯还包括第二开关电路，其中，所述第二状态机电路被配置为使所述第一开关电路将所述第一去耦电容器耦合到所述第二去耦电容器，并且其中，所述第三状态机电路被配置为使所述第二开关电路将所述第二去耦电容器耦合到所述第一去耦电容器。
21.根据权利要求18-19中任一项所述的电路系统，其中，所述第一集成电路管芯是可编程逻辑集成电路，并且其中，所述第一状态机电路在所述第二集成电路管芯和所述第三集成电路管芯之间动态地重新分配用于配置所述第一集成电路管芯中的逻辑电路的配置数据，以便缩短所述高电流事件的持续时间。
22.根据权利要求21所述的电路系统，其中，所述第一状态机电路通过在所述第二集成电路管芯与所述第三集成电路管芯之间重新分配所述配置数据，来动态地改变执行操作线程的所述逻辑电路的数量。
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