CN102075318A - 基于fpga的多信道数据包监听和时间戳捕获系统和方法 - Google Patents

Abstract

本发明提出了一种基于FPGA的用于工业无线的多信道数据包监听和时间戳捕获方法。包括串并转换方法，串口数据识别方法，时间戳记录方法，高速存储方法，数据发送方法，多信道调度算法的方法。本发明的特征在于，所述方法基于FPGA平台实施。所述实施平台称为FPGA多信道数据分析仪。按所述方法实现的模块可以作为一个完整的IP核，灵活的应用于各种FPGA中，完成工业无线的多信道数据包监听和时间戳捕获，通用性强。本发明还提出了一种基于FPGA的用于工业无线的多信道数据包监听和时间戳捕获系统。

Description

基于FPGA的多信道数据包监听和时间戳捕获系统和方法

技术领域

本发明属于无线数据通信领域，具体涉及基于FPGA的用于工业无线的多信道数据包监听和时间戳捕获方法。

背景技术

工业无线技术被称为工业控制领域的革命性技术，是继现场总线之后工业控制领域的又一个热点技术，也是未来几年工业自动化产品新的增长点。鉴于工业无线技术广阔的市场前景和巨大的潜力，世界著名的研究机构和企业都正关注和积极参与工业无线技术的研究和开发等工作。无线网络是工作在2.400GHZ-2.4835GHZ频段，它具有16个信道，设备需要进行信道评估即能量检测。

当前的软件调试方法是采用跳信道的方式在16个信道上搜索数据，每次只能在一个信道上采集数据，无法完成16个信道的同时抓包技术和打时间戳。并且如果在复杂的工业现场环境中同时多个信道通信的情况下，将会给设备调试和监控带来一定的不便。不同于一般的单片机通过轮询的方式扫描信道信息记录时间戳，FPGA可同时对多个信道通信数据进行记录和打时间戳，有助于提高信息的处理速度和时间戳的精度。

本发明提出的基于FPGA的用于工业无线的多信道数据包监听和时间戳捕获方法，因为FPGA的输入/输出引脚功能灵活，采集速度快，可以同时处理16个信道的接收数据，并且在FPGA内采用同一个时钟基准，很大程度的提高了它的同步精度。

发明内容

为了提高信息的处理速度和时间戳的精度，本发明提出了一种基于FPGA的用于工业无线的多信道数据包监听和时间戳捕获方法，既能并行的处理16个信道的接收数据，同时又能提高时间戳精度。

为了达到上述目的，本发明的技术方案实现如下：

设计一种基于FPGA的用于工业无线的多信道数据包监听和时间戳捕获系统。本系统通过FPGA实现时间戳捕获系统，该时间戳捕获系统包括，锁相环，串口数据转换模块，串口数据识别模块，计时器模块，高速存储模块，发送模块，调度模块，其中：锁相环获取期望的频率确定计时器时钟；串口数据转换模块提供串口数据转换状态；串口数据识别模块，将连续存入的数据与起始字节进行比对，检测到起始字节，触发定时器和调度模块；定时器采用分段计数逐域递进的方式记录时间戳；高速存储模块采用异步方式存储时间戳，写时钟域部分由写地址逻辑产生写控制信号和写地址，读时钟部分由读地址逻辑产生读控制信号和读地址，由读写地址相互比较产生满/空标志存储信道数据包。

进一步，锁相环对FPGA内的晶振频率进行倍频，通过波特率发生器进行分频，使定时器时钟16倍于波特率的时钟。

进一步，串口数据转换模块提供串口数据转换状态包括：等待起始位状态，判断起始位状态，接收八位数据状态，判断停止位状态。在等待起始位状态，状态机检测数据位并判断是否进入起始位；判断起始位状态，状态机根据检测的低电平数是否为8判断起始位是否有效；接收八位数据状态，将采样数据存入寄存器中；判断停止位状态，根据是否检测到停止位，决定写数据使能是否置位。

进一步，串口数据识别模块将连续存入的两个八位数据与内部原有的两个字节的起始字节进行比对，若匹配成功，则说明检测到起始字节，则触发一个使能信号给定时器，同时触发一个起始字节使能信号给调度模块。

进一步，分段计数逐域递进的方式，具体分为纳秒域，微秒域，毫秒域与秒域，时间戳采用64位数据，低32位用于记录纳秒域，微秒域和毫秒域，高32位用于记录秒域。

本发明还提出一种基于FPGA的用于工业无线的多信道数据包监听和时间戳捕获方法，数据通过射频单元串口发送到接收模块，接收模块输出八位写数据和数据写使能给数据存储模块数据FIFO(先入先出数据缓存器)，同时时间触发使能信号给同步模块，起始字节使能信号给调度模块，时间戳使能信号经同步模块同步后输入计时器模块记录时间戳，计时器模块输出写使能信号输入时间FIFO(先入先出时间戳缓存器)，发送模块读取时间FIFO中的时间戳和信道发送使能信号，分别输出数据FIFO读使能信号和时间FIFO读使能信号，控制采集数据和时间戳的发送顺序，同时给调度模块提供结束字节使能，给选通模块提供该信道输出数据，选通模块向上位机发送数据。

调度模块根据接收到的起始字节使能和结束字节使能来有效的控制各信道的计数器，检测到起始字节使能则计数器加一，检测到结束字节使能则计数器减一，最后根据计数器的值确定是否有数据输出，并控制输出选通信道号。发送模块采用嵌套状态机实现，外层状态机有五个状态：、空闲状态、发送起始字节和信道号状态、发送时间戳状态、发送数据状态、发送结束字节状态，内层状态机将八位数据转换为比特流，以串口的形式发送给上位机。

附图说明

图1多信道总体框架示意图

图2单信道总体框架示意图

图3接收模块状态转移示意图

图4发送模块状态转移示意图

图5调度选通模块结构示意图

具体实施方式

以下针对附图和具体实例对本发明的优选实施例进行详细的描述。

图1所示为多信道总体框架示意图。接收模块包括了串口转换和数据识别方法，时间FIFO(先入先出时间戳缓存器)包括了时间戳的捕获方法和高速存储，数据FIFO(先入先出数据缓存器)包括了数据的高速存储，调度选通模块包括了计数功能和整包合路调度功能，发送模块包括了数据和时间戳的读取使能和发送功能。

首先无线信道数据通过射频单元将无线信号转换为串口数据信息，发送给FPGA。然后，由FPGA对接收模块进行数据和时间戳的采集以及信道的标识。16个信道独立工作，由调度模块和选通模块对各个信道的传输进行控制。最后再通过串口与上位机通信。

本系统通过FPGA实现时间戳捕获系统，该时间戳捕获系统包括锁相环，串口数据转换模块，串口数据识别模块，定时器，高速存储模块，发送模块和调度选通模块。其中：

锁相环获取基准频率。对FPGA内的晶振频率进行倍频，然后再通过波特率发生器进行分频，来得到所期望的频率值，可使时钟16倍于波特率的时钟。定时器时钟定为20MHz。

串口数据转换模块提供串口数据转换方法的四个状态，包括：等待起始位状态，判断起始位状态，接收八位数据状态，判断停止位状态。

等待起始位状态，状态机检测数据位并判断是否进入起始位。

状态机在16倍于波特率的时钟下一直检测低电平。一旦检测到低电平，即进入下一个状态判断起始位，否则一直处于本状态。

判断起始位状态，状态机根据检测的低电平数判断起始位是否有效。

当状态机检测到低电平以后，连续在八个脉冲上升沿检测若都为0，则认为是起始位有效，再计八个脉冲后进入接收八位数据状态；若有一个为1，则认为起始位无效，返回等待起始位。

接收八位数据状态，将采样数据存入寄存器中。

经过计数，每位数据在数据中点进行采样，将采样的数据依次有序的存入8位寄存器中。

判断停止位状态，根据停止位设置有效数据使能。

在停止位中点进行采样，若为1，则有效数据使能置高，并保存八位并行数据，回到等待起始位，进行新的数据的接收；若为0，则有效数据使能保持为低，即数据无效，回到等待起始位状态继续等待新的数据。

串口数据识别模块，将连续存入的数据与起始字节进行比对，检测到起始字节，触发计时器和调度模块。

将连续存入的两个八位数据与两个字节的起始字节进行比对，若匹配成功，则说明检测到起始字节，则触发一个使能信号给定时器，同时触发一个起始字节使能信号给调度模块。

时间戳记录模块，定时器采用分段计数逐域递进的方式记录时间戳。

定时器采用分段计数的方法，分别是纳秒域，微秒域，毫秒域与秒域。时间戳采用64位数据，低32位用来记录纳秒域，微秒域和毫秒域，高32位用来记录秒域，逐域递进的方式记录时间戳更加保证定时器的稳定性。同时因为定时器时钟为20MHz，而数据识别模块的时钟是16倍于波特率的时钟153600Hz。这样使能信号则由慢时钟域跨越到快时钟域，本发明采用了边沿同步机制来解决跨时钟域的问题。定时器时钟频率采用20MHz，周期为50ns，即时间戳的精度为50ns。

高速存储模块中高速缓存控制装置采用异步FIFO(First Input First Output)方式。

整个系统分为两个完全独立的时钟域一读时钟域和写时钟域；FIFO存储器的主要模块为一块双端口RAM，可以同时进行读写操作。在写时钟域部分，由写地址逻辑产生写控制信号和写地址；读时钟部分由读地址逻辑产生读控制信号和读地址。由读写地址相互比较产生满/空标志。

读写使能的控制是高速缓存的关键所在。由图2可知写使能是由接收模块来实现，当检测出连续的起始字节时，数据FIFO实现写操作存入第一个有效数据同时将写数据使能清零，再等待下一个有效数据的到来置1，存入有效数据同时清零继续等待下一有效数据。写数据使能置1仅仅是在有效数据到达的瞬间，这样做既能保证数据的准确性，又能保证数据的高速存储。

由图2可知读数据使能是由发送模块来控制，当发送模块状态机进入发送数据状态时，则读数据使能置1，读出当前的数据，直到检测到结束字节使能，即连续的两个字节为0x73 0xCD，将读数据使能清零，继续等待下一个发送数据状态的到来。读写地址采用格雷码来实现，由于这种编码相邻的两个码组之间只有一位不同，和其它编码同时改变2位和多位的情况相比更为可靠。读写地址比较采用的是地址空间比较法，这样能提高FIFO存储器的工作速度。利用一个锁存器，当写数据指针在读数据指针后一个地址空间时将锁存器置位；当读数据指针在写数据指针后一个地址空间时将锁存器清零。读数据指针与写数据指针相等时，如果锁存器值为1，数据FIFO存储器为满状态，如果锁存器值为0，数据FIFO存储器为空状态。

本发明中高速存储包括数据FIFO和时间FIFO，读写使能信号分开控制，数据FIFO的写数据使能信号由接收模块来产生，而时间FIFO则由计时器模块产生。这样设计能有效的控制时间戳和数据发送的顺序，保证时间戳和数据能快速有序的发送。

发送模块采用嵌套状态机来实现，外层状态机有五个状态，空闲状态、发送起始字节和信道号状态、发送时间戳状态、发送数据状态、发送结束字节状态。

空闲状态。在此状态，状态机一直等待调度模块触发的信道发送使能信号，一旦检测到该使能信号为高，则进入下一个状态发送起始字节和信道号状态，否则一直处于本状态。

发送起始字节和信道号状态。在此状态，状态机依次发送两个字节的起始字节和信道，每个字节的发送同样是采用状态机来实现，从低位到高位依次发送，发送完毕则进入下一个状态发送时间戳状态。

发送时间戳状态。在此状态，同样用到了嵌套状态机。时间戳是64位的，外层状态机则是八个状态的转换，时间戳的第1位到第8位为第一个状态，第9位到第16位为第二状态，......，第57位到第64位为第八个状态。而内层状态机则是每八位数据的发送，从最低位到最高位。时间戳发送完毕会响应数据FIFO的读数据使能信号，读出存储在最低地址的数据，随即读数据使能清零，等待下一次读取。时间戳发送完毕则进入下一个状态发送数据状态。

发送数据状态。在此状态，状态机首先发送在上个状态已读出的八位数据，发送完毕再响应数据FIFO的读数据使能信号，读出数据FIFO下一个地址的八位数据，同时再将读数据使能置0，发送这八位数据，发送完毕再响应数据FIFO的读数据使能信号，这样反复循环，直到检测到结束字节，则进入下一个状态，发送结束字节状态，否则一直处于此状态发送数据FIFO的数据。

发送结束字节状态。在此状态，状态机依次发送两个字节的结束字节，每个字节的发送同样是采用状态机来实现，从低位到高位依次发送，发送完毕，则触发一个整包结束使能信号给调度模块，同时返回到空闲状态，等待下一个发送周期。

调度选通模块包括调度模块和选通模块。

调度模块主要根据起始字节和结束字节来产生信道发送使能信号。因为多信道共包括十六个信道，所以算法模块分为十六个状态，每个状态代表一个信道，产生信道发送使能信号和信道选通使能信号。发送模块根据信道发送使能信号确定信道输出数据。选通模块则根据信道选通使能信号来选通信道的输出。

调度模块主要是对16个信道进行轮询扫描。该模块采用状态机来实现，16个状态分别代表16个信道，系统初始化时就进入状态机进行扫描，分别对各个信道的起始字节计数器进行扫描，只要该计数器的值不为零则代表该信道有需要发送的数据，则将该信道发送使能信号置1，否则跳转到下一个状态。该计数器是根据接收到起始字节使能和结束字节使能来控制，若起始字节使能置1，则计数器加1，若检测到结束字节使能则计数器减1。

选通模块，该模块连接到各个信道的发送模块。若检测到信道选通使能为高，则选通该信道信号，将该信道的数据输出。

图2单信道总体框架示意图。以第八信道为例，详细说明了单信道的数据，时间戳的传递过程。首先第八信道的数据通过射频单元串口发送到接收模块，接收模块通过对数据的转换和识别，输出八位写数据和写数据使能给数据FIFO模块，同时输出时间触发使能信号给边沿同步模块，起始字节使能信号给调度模块。

时间触发使能信号经同步模块同步后产生同步后时间触发使能信号，触发计时器模块Timer记录下当时间的时间戳64位的写时间和写时间使能信号给时间FIFO。

发送模块接收到来自数据FIFO的8位采集数据，来自时间FIFO的64位时间戳和来自调度模块的信道发送使能信号，经过接收状态机的处理分别输出读数据使能信号和读时间使能信号，以便能快速有效地控制数据和时间戳的发送顺序，同时给调度模块提供结束字节使能信号，给选通模块提供该信道的待发送的信道输出数据。

调度模块根据接收到的起始字节使能和结束字节使能来有效的控制各信道的计数器，检测到起始字节使能则计数器加一，检测到结束字节使能则计数器减一，最后根据计数器的值来确定输出哪个信道选通。按本例来说，如果第八信道计数器不为0，则输出第八信道选通使能给选通模块。选通模块一旦判断信道选通使能置一则选通该信道，选通模块则输出第八信道的数据。

图3所示为接收模块状态转移示意图。如上文所述的状态机分为四个状态等待起始位状态，判断起始位状态，接收八位数据状态，判断停止位状态。在等待起始位状态，状态机检测数据位并判断是否进入起始位；判断起始位状态，状态机根据检测的低电平数是否为8判断起始位是否有效；接收八位数据状态，将采样数据存入寄存器中；判断停止位状态，根据是否检测到停止位，决定写数据使能是否置位。

图4所示为发送模块状态转移示意图。如上文所述的状态机分为五个状态：空闲状态、发送起始字节和信道号状态、发送时间戳状态、发送数据状态、发送结束字节状态。空闲状态一直等待调度模块触发的信道发送使能信号，一旦检测到该使能信号为高，则进入下一个状态发送起始字节和信道号状态，否则一直处于本状态。发送起始字节和信道号状态机依次发送两个字节的起始字节和信道，每个字节的发送同样是采用状态机来实现，从低位到高位依次发送，发送完毕则进入下一个状态发送时间戳状态。在此状态，同样用到了嵌套状态机。时间戳是64位的，外层状态机则是八个状态的转换，时间戳的第1位到第8位为第一个状态，第9位到第16位为第二状态，......，第57位到第64位为第八个状态。而内层状态机则是每八位数据的发送，从最低位到最高位。时间戳发送完毕会响应数据FIFO的读数据使能信号，读出存储在最低地址的数据，随即读数据使能清零，等待下一次读取。时间戳发送完毕则进入下一个状态发送数据状态。在此状态，状态机首先发送在上个状态已读出的八位数据，发送完毕再响应数据FIFO的读数据使能信号，读出数据FIFO下一个地址的八位数据。同时将读数据使能置0，发送这8位数据，发送完毕再响应数据FIFO的读数据使能信号。这样反复循环，直到检测到结束字节，则进入下一个状态，发送结束字节状态，否则一直处于此状态发送数据FIFO的数据。在发送结束字节状态，状态机依次发送两个字节的结束字节，每个字节的发送同样是采用状态机来实现，从低位到高位依次发送，发送完毕，则触发一个整包结束使能信号给调度模块，同时返回到空闲状态，等待下一个发送周期。

图5所示为调度选通模块结构示意图，如上文所述调度选通模块包括两个模块。调度模块接收来自接收模块的起始字节使能信号和来自发送模块的结束字节使能信号，通过这两个信号来判断数据包的起始和结束，并记录下数据包的数量，同时将信道选通使能信号发送给选通模块，将信道发送使能信号传递给发送模块，触发发送模块开始发送数据。选通模块接收发送模块反馈的待发送的信道数据和调度模块触发的信道选通使能将最后的带有信道号、时间戳和采集数据的输出数据发送给上位机。

FPGA核在每一个信道处理周期内，实时监控各个信道数据流量。调度算法根据各个信道的流量情况为每个信道分配固定时间片，让来自每个信道的数据都得到及时的处理。而每个信道时间片的长度会随着其流量的变化，在每个周期做出动态调整。这样，极大的提升了FPGA内部16个信道数据处理的并发性和整个系统的实时性。

Claims (8)

1.一种基于FPGA的用于工业无线的多信道数据包监听的时间戳捕获系统，其特征在于，该时间戳捕获系统包括，锁相环，串口数据转换模块，串口数据识别模块，定时器，高速存储模块，发送模块和调度选通模块，其中：锁相环获取期望的频率确定定时器时钟；串口数据转换模块提供串口数据转换状态；串口数据识别模块，将连续存入的数据与起始字节进行比对，检测到起始字节，触发定时器和调度模块；定时器采用分段计数逐域递进的方式记录时间戳；高速存储模块采用异步方式存储时间戳，写时钟域部分由写地址逻辑产生写控制信号和写地址，读时钟部分由读地址逻辑产生读控制信号和读地址，比较读写地址产生满/空标志存储信道数据包。

2.根据权利要求1所述的系统，其特征在于，锁相环对FPGA内的晶振频率进行倍频，通过波特率发生器进行分频，使定时器时钟16倍于波特率的时钟。

3.根据权利要求1所述的系统，其特征在于，串口数据转换模块提供串口数据转换状态包括：等待起始位状态，判断起始位状态，接收八位数据状态，判断停止位状态。在等待起始位状态，状态机检测数据位并判断是否进入起始位；判断起始位状态，状态机根据检测的低电平数是否为8判断起始位是否有效；接收八位数据状态，将采样数据存入寄存器中；判断停止位状态，根据是否检测到停止位，决定写数据使能是否置位。

4.根据权利要求1或3所述的系统，其特征在于，串口数据识别模块将连续存入的两个八位数据与内部原有的两个字节的起始字节进行比对，若匹配成功，则说明检测到起始字节，则触发一个使能信号给定时器，同时触发一个起始字节使能信号给调度模块。

5.根据权利要求1-3其中那个之一所述的系统，其特征在于，分段计数逐域递进的方式，具体分为纳秒域，微秒域，毫秒域与秒域，时间戳采用64位数据，低32位用于记录纳秒域，微秒域和毫秒域，高32位用于记录秒域。

6.一种基于FPGA的用于工业无线的多信道数据包监听和时间戳捕获方法，其特征在于，数据通过射频单元串口发送到接收模块，接收模块输出八位写数据和数据写使能给数据存储模块数据先入先出数据缓存器FIFO，同时时间触发使能信号给同步模块，起始字节使能信号给调度模块，时间戳使能信号经同步模块同步后输入计时器模块记录时间戳，计时器模块输出写使能信号输入时间先入先出时间戳缓存器FIFO，发送模块读取时间FIFO中的时间戳和调度模块中的信道发送使能信号，分别输出数据FIFO读使能信号和时间FIFO读使能信号，控制采集数据和时间戳的发送顺序，同时给调度模块提供结束字节使能，给选通模块提供该信道输出数据，选通模块向上位机发送数据。

7.根据权利要求6所述的方法，其特征在于，调度模块根据接收到的起始字节使能和结束字节使能控制各信道的计数器，检测到起始字节使能则计数器加一，检测到结束字节使能则计数器减一，最后根据计数器的值确定是否有数据输出，并控制输出选通信道号。

8.根据权利要求6所述的方法，其特征在于，发送模块采用嵌套状态机实现，外层状态机有五个状态：空闲状态、发送起始字节和信道号状态、发送时间戳状态、发送数据状态、发送结束字节状态。内层状态机将八位数据转换为比特流以串口的形式发送给上位机。

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