CN102074585A - 薄膜晶体管与显示面板 - Google Patents
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Abstract
本发明公开了一种薄膜晶体管及显示面板，该薄膜晶体管配置于一基板上，包括一通道层、一源极与一漏极、一缓冲层、一栅极以及一栅绝缘层。通道层包括多个通道单元，通道单元沿着第一方向排列。源极与漏极分别与各通道单元电性连接，以定义出各通道单元的通道长度方向。缓冲层位于通道单元之间，且缓冲层的杨氏系数小于通道单元的杨氏系数。栅极位于通道层的上方或下方。栅绝缘层配置于栅极与通道层之间。采用本发明的薄膜晶体管，位于通道单元周围的缓冲层能释放因弯折而累积于通道层中的应力，使得薄膜晶体管具有良好的电特性与稳定性。因此，具有此薄膜晶体管的显示面板在反复弯折后仍能具有良好的显示质量。
Description
技术领域
本发明涉及一种半导体元件与包括所述半导体元件的面板，且特别是有关于一种薄膜晶体管与包括所述薄膜晶体管的显示面板。
背景技术
随着工艺技术的进步，各类型的显示器应用不断推陈出新。因应显示器应用的轻、薄、短、小以及可携式等需求，下一世代的显示器应用朝向可卷曲与易携带的趋势发展。目前较为常见者，如可挠式电泳显示器(flexible electro-phoretic display，flexible EPD)与电子纸(electronic paper)等可挠式显示器(flexible display)，其发展已受到业界的重视并投入研究。特别是，在显示器中被大量使用到的薄膜晶体管，其结构设计或是材料的选择更是会直接影响到产品的性能。
一般来说，薄膜晶体管至少具有栅极、源极、漏极以及通道层等构件，其中可通过控制栅极的电压来改变通道层的导电性，以使源极与漏极之间形成导通(开启)或绝缘(关闭)的状态。此外，通常还会在通道层上形成一具有N型掺杂或P型掺杂的欧姆接触层，以减少通道层与源极、或通道层与漏极间的接触电阻。
然而，在可挠式显示器中，当薄膜晶体管经过反复弯折后，会累积应力于通道层中且使通道层的深陷阱(deep traps)增加，使得薄膜晶体管的电特性劣化(诸如临界电压飘移或关闭电流增加)甚至失去效能。因此，现有的薄膜晶体管在可挠式显示器应用上具有元件特性不佳与稳定性不佳的问题存在。
发明内容
本发明提供一种薄膜晶体管，其具有良好的电特性与稳定性。
本发明另提供一种显示面板，其具有良好的显示质量。
本发明提出一种薄膜晶体管，配置于一基板上，包括一通道层、一源极与一漏极、一缓冲层、一栅极以及一栅绝缘层。通道层包括多个通道单元，通道单元沿着第一方向排列。源极与漏极分别与各通道单元电性连接，以定义出各通道单元之通道长度方向。缓冲层位于通道单元之间，且缓冲层的杨氏系数小于通道单元的杨氏系数。栅极位于通道层的上方或下方。栅绝缘层配置于栅极与通道层之间。
在本发明的一实施例中，上述的源极位于各通道单元的一第一侧，以及漏极位于各通道单元的一第二侧，第一侧与第二侧为相对两侧，使得各通道单元的通道长度方向实质上与第一方向垂直。
在本发明的一实施例中，上述的源极包括多个第一电极，第一电极沿着第一方向排列且彼此电性连接，漏极包括多个第二电极，第二电极沿着第一方向排列且彼此电性连接，以及各通道单元位于对应的第一电极与第二电极之间。
在本发明的一实施例中，上述的缓冲层至少配置于各通道单元的一第三侧与一第四侧，第三侧与第四侧为相对两侧，且第三侧与第四侧平行于各通道单元的通道长度方向。
在本发明的一实施例中，上述的栅极位于通道单元下方，以及源极与漏极位于通道单元上方。
在本发明的一实施例中，上述的缓冲层覆盖源极、漏极、部分通道层及部分栅绝缘层，且缓冲层与通道单元接触。
在本发明的一实施例中，上述的源极与漏极位于通道单元下方，栅极位于通道单元上方，以及缓冲层位于栅极上方且填入通道单元之间。
在本发明的一实施例中，更包括一欧姆接触层，位于通道层与源极之间，以及位于通道层与漏极之间。
在本发明的一实施例中，更包括一介电层，其中源极、介电层、漏极、通道单元、栅绝缘层、栅极以及缓冲层依序堆栈于基板上，其中各通道单元延伸至源极与漏极的侧壁，使得各通道单元的通道长度方向实质上与基板垂直。
在本发明的一实施例中，更包括一第一欧姆接触层与一第二欧姆接触层，其中第一欧姆接触层配置于源极与介电层之间，以及第二欧姆接触层配置于漏极与介电层之间。
在本发明的一实施例中，上述的缓冲层的杨氏系数的范围介于0.01GPa～50GPa。
在本发明的一实施例中，上述的缓冲层的材料包括苯并环丁烯(benzocyclobutene，BCB)。
在本发明的一实施例中，上述的栅极的杨氏系数的范围介于0.01GPa～50GPa。
在本发明的一实施例中，上述的栅极的材料包括金属。
在本发明的一实施例中，上述的通道单元的杨氏系数的范围介于100GPa～500GPa。
在本发明的一实施例中，上述的通道单元的材料包括非晶硅、多晶硅、氧化物。
在本发明的一实施例中，上述的缓冲层的热膨胀系数小于通道单元的热膨胀系数。
本发明另提出一种显示面板，包括一阵列基板、一显示介质以及一电极层。阵列基板包括多个阵列排列的如前文所述的薄膜晶体管。显示介质配置于阵列基板与电极层之间。
在本发明的一实施例中，上述的显示介质包括一液晶层、一电泳显示薄膜以及一有机发光层。
基于上述，在本发明的薄膜晶体管中，通道层包括多个通道单元，缓冲层位于通道单元之间，且缓冲层的杨氏系数小于通道单元的杨氏系数。如此一来，当薄膜晶体管被弯折时，位于通道单元周围的缓冲层能释放因弯折而累积于通道层中的应力，使得薄膜晶体管具有良好的电特性与稳定性。因此，具有此薄膜晶体管的显示面板在反复弯折后仍能具有良好的显示质量。
以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。
附图说明
图1A为本发明的第一实施例的一种薄膜晶体管的上视示意图，图1B为沿图1A的I-I’线的剖面示意图，以及图1C为沿图1A的II-II’线的剖面示意图。
图2A为本发明的第一实施例的一种薄膜晶体管的上视示意图，图2B为沿图2A的I-I’线的剖面示意图，以及图2C为沿图2A的II-II’线的剖面示意图。
图3A为本发明的一实施例的一种薄膜晶体管的剖面示意图，图3B为沿图3A的I-I’线的剖面示意图，以及图3C为沿图3A的II-II’线的剖面示意图。
图4A为本发明的一实施例的一种薄膜晶体管的剖面示意图，图4B为沿图4A的I-I’线的剖面示意图，以及图4C为沿图4A的II-II’线的剖面示意图。
图5为本发明的一实施例的一种显示面板的剖面示意图。
其中，附图标记：
100：薄膜晶体管
102：基板
110：通道层
112：通道单元
112a、112b、112c、112d：侧
120：源极
122、132、152：电极
120a、132a：侧壁
125：介电层
130：漏极
140：缓冲层
150：栅极
160：栅绝缘层
172、174：电容电极
176、178：欧姆接触层
200：显示面板
210：阵列基板
220：显示介质
230：电极层
CV：导电插塞
D1、D2：方向
DL：数据线
PE：像素电极
SL：扫描线
具体实施方式
图1A为本发明的一实施例的一种薄膜晶体管的上视示意图，图1B为沿图1A的I-I’线的剖面示意图，以及图1C为沿图1A的II-II’线的剖面示意图。在本实施例中，是以薄膜晶体管100应用于像素结构中为例，因此薄膜晶体管100分别与扫描线SL、数据线DL以及像素电极PE电性连接，其中在图1A中省略像素电极PE的绘示。请同时参照图1A至图1C，本实施例的薄膜晶体管100配置于一基板102上，此薄膜晶体管100包括一通道层110、一源极120与一漏极130、一缓冲层140、一栅极150以及一栅绝缘层160。其中，栅极150与扫描线SL电性连接，源极120与数据线DL电性连接，以及漏极130经由导电插塞CV与像素电极PE电性连接。在本实施例中，基板102例如是适于在一第一方向D1挠曲。基板102例如是塑料基板等可挠基板(flexible substrate)或是其它基板。
在本实施例中，薄膜晶体管100例如是底栅极薄膜晶体管。栅极150例如是配置于基板102上，且位于通道层110下方。栅绝缘层160例如是配置于基板102上以覆盖栅极150。其中，栅极150的材质例如为钼。栅绝缘层160的材质例如为氧化硅、氮化硅、氮氧化硅、碳化硅或碳氧化硅。
通道层110包括多个通道单元112，通道单元112沿着第一方向D1排列。在本实施例中，通道层110例如是配置于栅极150上方的栅绝缘层160上。换言之，通道单元112沿着第一方向D1在栅极150上方的栅绝缘层160上排列，以形成岛状通道层110。通道单元112的杨氏系数的范围例如是介于100GPa～500GPa，其材料例如是包括非晶硅、多晶硅、氧化物以及有机材料。
源极120与漏极130分别与各通道单元112电性连接，以定义出各通道单元112的通道长度方向D2。在本实施例中，源极120例如是位于各通道单元112的一第一侧112a，以及漏极130例如是位于各通道单元112的一第二侧112b，第一侧112a与第二侧112b为相对两侧，使得各通道单元112的通道长度方向D2实质上与第一方向D1垂直。
在本实施例中，源极120例如是包括多个第一电极122，第一电极122例如是沿着第一方向D1排列且彼此电性连接，漏极130例如是包括多个第二电极132，第二电极132例如是沿着第一方向D1排列且彼此电性连接，以及各通道单元112位于对应的第一电极122与第二电极132之间。换言之，在本实施例中，第一电极122与第二电极132例如是位于对应的通道单元112的相对两侧上方，使得各通道单元112的通道长度方向D2实质上与第一方向D1垂直。其中，第一电极122例如是通过数据线DL彼此电性连接，第二电极132例如是通过电容电极174彼此电性连接。电容电极174、栅绝缘层160以及电容电极172构成金属层/绝缘层/金属层(Metal-Insulator-Metal，MIM)型态的储存电容，其中电容电极174例如是与共享线(未绘示)电性连接。在本实施例中，源极120与漏极130的材料例如是包括金属、导电高分子、铟锡氧化物以及纳米粒子墨水。其中，金属例如是包括钛、铝、钼、铜及金等。导电高分子包括如PEDOT：PSS(Poly(3，4-ethylenedioxythiophene)poly(styrenesulfonate))。在一实施例中(未绘示)，源极120的第一电极122与通道单元112之间可以更配置有一欧姆接触层，以及漏极130的第二电极132与通道单元112之间可以更配置有一欧姆接触层。
缓冲层140位于通道单元112之间，且缓冲层140的杨氏系数小于通道单元112的杨氏系数。在本实施例中，缓冲层140例如是覆盖源极120、漏极130、部分通道层110以及部分栅绝缘层160，且缓冲层140例如是填入通道单元112之间并位于各通道单元112的两侧。在本实施例中，缓冲层140例如是至少配置于各通道单元112的一第三侧112c与一第四侧112d且与各通道单元112接触，其中第三侧112c与第四侧112d为相对两侧，且第三侧112c与第四侧112d平行于各通道单元112的通道长度方向D2。缓冲层140的杨氏系数的范围例如是介于0.01GPa～50GPa。在一实施例中，缓冲层140的材料例如是包括苯并环丁烯(benzocyclobutene，BCB)，缓冲层140的杨氏系数例如是3GPa。值得一提的是，在另一实施例中，缓冲层140的热膨胀系数例如是小于通道单元112的热膨胀系数，其中缓冲层140的材料例如是包括苯并环丁烯(BCB)，缓冲层140的热膨胀系数例如是介于35～60ppm，通道单元112的材料例如是包括非晶硅，通道单元112的热膨胀系数例如是小于10ppm。如此一来，在温度上升时，缓冲层140能对通道单元112施加压缩应力，以补偿因升温所导致的载子迁移率增加，使得薄膜晶体管100具有稳定的电特性。
特别一提的是，在本实施例中，源极120与漏极130例如是分别包括多个电性连接的电极122、132而具有图1A所示的指状结构，且源极120的一个电极122与漏极130的一个电极132分别对应覆盖一个通道单元112(如图1B所示)。然而，在另一实施例中，源极120与漏极130也可以具有其它构形。举例来说，如图2A与图2B所示，其中图2B为沿图2A的I-I’线的剖面示意图，以及图2C为沿图2A的II-II’线的剖面示意图，在薄膜晶体管100中，源极120与漏极130不具有指状结构而是分别为单一块状结构，且源极120与漏极130中任一者例如是覆盖多个通道单元112。由于图2A与图2B所示的薄膜晶体管100的构件大致与图1A至图1C所示的薄膜晶体管100的构件大致相同，因此可参照前文所述，于此不赘述。
在本实施例中，缓冲层140位于各通道单元112的两侧，且缓冲层140的杨氏系数小于通道单元112的杨氏系数。因此，当薄膜晶体管100随着基板102而被弯折时，具有较小杨氏系数的缓冲层140会具有较大的应变(strain)，因而能释放累积于各通道单元112中的应力，以避免薄膜晶体管100因弯折而发生临界电压飘移或关闭电流增加等电特性劣化的问题。换言之，薄膜晶体管100在反复弯折后仍具有良好的电特性。
另一方面，在本实施例中，将薄膜晶体管100的通道单元112的通道长度方向D2设计成实质上垂直于基板102的弯折方向(即第一方向D1)，能大幅减小通道单元112在电流方向上因弯折所承受的应力，甚至使得弯折所引起的应力几乎不会累积在通道单元112的通道长度方向D2上。因此，薄膜晶体管在反复弯折后能保有良好且稳定的电特性，因而具有较高的可靠度。故，薄膜晶体管适于使用在可挠式显示面板(诸如电泳显示面板、液晶显示面板以及有机发光显示面板等)应用上，以提升可挠式显示面板的元件特性与可靠度。
图3A为本发明的一实施例的一种薄膜晶体管的上视示意图，图3B为沿图3A的I-I’线的剖面示意图，以及图3C为沿图3A的II-II’线的剖面示意图。在本实施例中，是以薄膜晶体管100应用于像素结构中为例，因此薄膜晶体管100分别与扫描线SL、数据线DL以及像素电极PE电性连接，其中在图3A中省略像素电极PE的绘示。请同时参照图3A至图3C，本实施例的薄膜晶体管100例如是顶栅极薄膜晶体管，其配置于一基板102上。薄膜晶体管100包括一源极120与一漏极130、一通道层110、一栅绝缘层160、一栅极150以及一缓冲层140。在本实施例中，基板102例如是适于在一第一方向D1挠曲。基板102例如是塑料基板等可挠基板(flexible substrate)或是其它基板。
在本实施例中，源极120与漏极130例如是配置于基板102上且位于通道层110下方。源极120例如是包括多个第一电极122，第一电极122例如是沿着第一方向D1排列且通过数据线DL彼此电性连接。漏极130例如是包括多个第二电极132，第二电极132例如是沿着第一方向D1排列，且第二电极132例如是通过电容电极174彼此电性连接。在本实施例中，电容电极174、栅绝缘层160以及电容电极172构成金属层/绝缘层/金属层(Metal-Insulator-Metal，MIM)型态的储存电容。
通道层110包括多个通道单元112，通道单元112沿着第一方向D1排列。在本实施例中，通道层110例如是位于源极120与漏极130上方且位于源极120与漏极130之间。祥言之，各通道单元112例如是位于对应的第一电极122与第二电极132上，且源极120的第一电极122与漏极130的第二电极132分别与各通道单元112电性连接，以定义出各通道单元112的通道长度方向D2。在本实施例中，源极120的第一电极122与漏极130的第二电极132例如是分别位于对应的通道单元112的第一侧112a与第二侧112b，第一侧112a与第二侧112b为相对两侧，使得各通道单元112的通道长度方向D2例如是实质上与第一方向D1垂直。通道单元112的杨氏系数的范围例如是介于100GPa～500GPa，其材料例如是包括非晶硅、多晶硅、氧化物以及有机材料。
栅绝缘层160例如是配置于基板102上以覆盖源极120、漏极130以及通道层110。在本实施例中，栅绝缘层160例如是图案化栅绝缘层，其覆盖通道单元112且暴露出通道单元112之间的间隙。栅绝缘层160的材质例如为氧化硅、氮化硅、氮氧化硅、碳化硅或碳氧化硅。
栅极150例如是配置于通道层110上方的栅绝缘层160上。如图3B所示，在本实施例中，栅极150例如是填入通道单元112之间。其中，栅极的杨氏系数的范围例如是介于0.01GPa～50GPa，以与栅极150的材质例如为钼、铝、钛、铜及金等金属。
缓冲层140位于通道单元112之间，且缓冲层140的杨氏系数小于通道单元112的杨氏系数。在本实施例中，缓冲层140例如是配置于栅极150上以覆盖栅极150与栅绝缘层160，且缓冲层140例如是填入通道单元112之间并位于各通道单元112的第三侧112c与第四侧112d。换言之，缓冲层140例如是至少配置于各通道单元112的第三侧112c与第四侧112d，其中第三侧112c与第四侧112d为相对两侧，且第三侧112c与第四侧112d平行于各通道单元112的通道长度方向D2。缓冲层140的杨氏系数的范围例如是介于0.01GPa～50GPa。在一实施例中，缓冲层140的材料例如是包括苯并环丁烯(benzocyclobutene，BCB)，缓冲层140的杨氏系数例如是3GPa。
在本实施例中，缓冲层140位于各通道单元112的两侧，且缓冲层140的杨氏系数小于通道单元112的杨氏系数。因此，当薄膜晶体管100随着基板102而被弯折时，具有较小杨氏系数的缓冲层140会具有较大的应变(strain)，因而能释放累积于各通道单元112中的应力，以避免薄膜晶体管100因弯折而发生临界电压飘移或关闭电流增加等电特性劣化的问题。换言之，薄膜晶体管100在反复弯折后仍具有良好的电特性。
另一方面，在本实施例中，将薄膜晶体管100的通道单元112的通道长度方向D2设计成实质上垂直于基板102的弯折方向(即第一方向D1)，能大幅减小通道单元112在电流方向上因弯折所承受的应力，甚至使得弯折所引起的应力几乎不会累积在通道单元112的通道长度方向D2上。因此，薄膜晶体管在反复弯折后能保有良好且稳定的电特性，因而具有较高的可靠度。因此，薄膜晶体管适于使用在可挠式显示面板(诸如电泳显示面板、液晶显示面板以及有机发光显示面板等)应用上，以提升可挠式显示面板的元件特性与可靠度。
图4A为本发明的一实施例的一种薄膜晶体管的上视示意图，图4B为沿图4A的I-I’线的剖面示意图，以及图4C为沿图4A的II-II’线的剖面示意图。在本实施例中，是以薄膜晶体管100应用于像素结构中为例，因此薄膜晶体管100分别与扫描线SL、数据线DL以及像素电极PE电性连接，其中在图4A中省略像素电极PE的绘示。请同时参照图4A至图4C，本实施例的薄膜晶体管100例如是垂直薄膜晶体管，其配置于一基板102上。薄膜晶体管100包括依序堆栈于基板102上的一源极120、一图案化介电层125、一漏极130、一通道层110、一栅绝缘层160、一栅极150以及一缓冲层140。在本实施例中，薄膜晶体管100更包括一第一欧姆接触层176与一第二欧姆接触层178，其中第一欧姆接触层176配置于源极120与图案化介电层125之间，以及第二欧姆接触层178配置于漏极130与图案化介电层125之间。在本实施例中，基板102例如是适于在一第一方向D1挠曲。基板102例如是塑料基板等可挠基板(flexible substrate)或是其它基板。
在本实施例中，源极120例如是配置于基板102上，漏极130配置于源极120上方。其中，漏极130例如是包括多个电极132，电极132例如是沿着第一方向D1排列且通过导电插塞CV与像素电极PE而彼此电性连接。源极120与漏极130的电极132之间配置有第一欧姆接触层176、图案化介电层125以及第二欧姆接触层178。
通道层110包括多个通道单元112，通道单元112沿着第一方向D1排列。源极120与漏极130分别与各通道单元112电性连接，以定义出各通道单元112的通道长度方向D2。在本实施例中，通道单元112例如是配置于漏极130的电极132上且延伸至漏极130的电极132的侧壁132a与源极120的侧壁120a，以分别与漏极130及源极120接触，使得各通道单元112的通道长度方向D2例如是实质上与基板102垂直。
栅绝缘层160例如是一图案化栅绝缘层，其配置于通道单元112上以覆盖通道单元112。栅极150例如是包括多个电极152，各个电极152配置于对应的通道单元112上方的栅绝缘层160上，且电极152彼此电性连接。其中，栅绝缘层160的材质例如为氧化硅、氮化硅、氮氧化硅、碳化硅或碳氧化硅。栅极150的材质例如为钼。
缓冲层140位于通道单元112之间，且缓冲层140的杨氏系数小于通道单元112的杨氏系数。在本实施例中，缓冲层140例如是配置于栅极150上以覆盖栅极150、栅绝缘层160、漏极130、源极120以及基板102，且缓冲层140例如是填入通道单元112之间并位于各通道单元112的相对两侧112c、112d(如图4B所示)。缓冲层140的杨氏系数的范围例如是介于0.01GPa～50GPa。在一实施例中，缓冲层140的材料例如是包括苯并环丁烯(benzocyclobutene，BCB)，缓冲层140的杨氏系数例如是3GPa。
在本实施例中，缓冲层140位于各通道单元112的两侧，且缓冲层140的杨氏系数小于通道单元112的杨氏系数。因此，当薄膜晶体管100随着基板102而被弯折时，具有较小杨氏系数的缓冲层140会具有较大的应变(strain)，因而能释放累积于各通道单元112中的应力，以避免薄膜晶体管100因弯折而发生临界电压飘移或关闭电流增加等电特性劣化的问题。换言之，薄膜晶体管100在反复弯折后仍具有良好的电特性。
特别一提的是，虽然在上述的实施例中是以图1A至图4C所绘示的薄膜晶体管为例，然而本发明不限于此，换言之，本发明亦可适用于具有其它构型的薄膜晶体管中。
图5为本发明的一实施例的一种显示面板的剖面示意图。请参照图5，在本实施例中，显示面板200包括一阵列基板210、一显示介质220以及一电极层230。阵列基板210包含如上述实施例中所述的薄膜晶体管100(未绘示于图5中)，薄膜晶体管100在阵列基板中阵列排列。在本实施例中，显示面板200例如是适于在第一方向D1(未绘示，请参照上述实施例)上进行弯折，其中第一方向D1例如是垂直于薄膜晶体管100的次通道单元112的通道长度方向D2(未绘示，请参照上述实施例)。在本实施例中，显示面板200例如是可挠式液晶显示面板、可挠式电泳显示面板以及可挠式有机发光显示面板。
更进一来说，依照不同的显示模式、膜层设计以及显示介质作为区分，显示面板200包括多种不同的类型。显示介质220为液晶层时，显示面板200可以是液晶显示面板。显示介质220为电泳显示薄膜时，显示面板200可以是电泳显示面板。若显示介质220为有机发光层，则显示面板200为有机发光显示面板(如：磷光电激发光显示面板、荧光电激发光显示面板、或上述的组合)。
在本实施例中，由于显示面板的阵列基板包括以上实施例中所述的薄膜晶体管，此薄膜晶体管的缓冲层能释放因弯折而累积于通道层中的应力，使得薄膜晶体管在反复弯折后能保有良好且稳定的电特性与较佳的可靠度。因此，本实施例的显示面板具有良好的电特性、稳定性以及可靠度，且适于应用于可挠式显示面板，以大幅提升可挠式显示面板的元件特性与可靠度。
综上所述，在本发明的薄膜晶体管中，缓冲层至少配置于各通道单元的两侧，且缓冲层的杨氏系数小于通道单元的杨氏系数。因此，当薄膜晶体管随着基板而被弯折时，具有较小杨氏系数的缓冲层会具有较大的应变(strain)，因而能释放累积于各通道单元中的应力，以避免薄膜晶体管因弯折而发生临界电压飘移或关闭电流增加等电特性劣化的问题。换言之，薄膜晶体管在反复弯折后仍具有良好的电特性。
另一方面，将薄膜晶体管的通道单元的通道长度方向设计成实质上垂直于基板的弯折方向，能大幅减小通道单元在电流方向上因弯折所承受的应力，甚至使得弯折所引起的应力几乎不会累积在通道单元的通道长度方向上。因此，薄膜晶体管在反复弯折后能保有良好且稳定的电特性，因而具有较高的可靠度。因此，薄膜晶体管适于使用在可挠式显示面板(诸如电泳显示面板、液晶显示面板以及有机发光显示面板等)应用上，以提升可挠式显示面板的元件特性与可靠度。
当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明权利要求的保护范围。
Claims (19)
1.一种薄膜晶体管，配置于一基板上，其特征在于，该薄膜晶体管包括：
一通道层，包括多个通道单元，该些通道单元沿着一第一方向排列；
一源极与一漏极，分别与各该通道单元电性连接，以定义出各该通道单元的通道长度方向；
一缓冲层，位于该些通道单元之间，且该缓冲层的杨氏系数小于各该通道单元的杨氏系数；
一栅极，位于该通道层的上方或下方；以及
一栅绝缘层，配置于该栅极与该通道层之间。
2.根据权利要求1所述的薄膜晶体管，其特征在于，该源极位于各该通道单元的一第一侧，以及该漏极位于各该通道单元的一第二侧，该第一侧与该第二侧为相对两侧，使得各该通道单元的通道长度方向与该第一方向垂直。
3.根据权利要求2所述的薄膜晶体管，其特征在于，该源极包括多个第一电极，该些第一电极沿着该第一方向排列且彼此电性连接，该漏极包括多个第二电极，该些第二电极沿着该第一方向排列且彼此电性连接，以及各该通道单元位于对应的该第一电极与该第二电极之间。
4.根据权利要求2所述的薄膜晶体管，其特征在于，该缓冲层至少配置于各该通道单元的一第三侧与一第四侧，该第三侧与该第四侧为相对两侧，且该第三侧与该第四侧平行于各该通道单元的通道长度方向。
5.根据权利要求1所述的薄膜晶体管，其特征在于，该栅极位于该些通道单元下方，以及该源极与该漏极位于该些通道单元上方。
6.根据权利要求5所述的薄膜晶体管，其特征在于，该缓冲层覆盖该源极、该漏极、部分该通道层及部分该栅绝缘层，且该缓冲层与该些通道单元接触。
7.根据权利要求1所述的薄膜晶体管，其特征在于，该源极与该漏极位于该些通道单元下方，该栅极位于该些通道单元上方，以及该缓冲层位于该栅极上方且填入该些通道单元之间。
8.根据权利要求1所述的薄膜晶体管，其特征在于，更包括一欧姆接触层，位于该通道层与该源极之间，以及位于该通道层与该漏极之间。
9.根据权利要求1所述的薄膜晶体管，其特征在于，更包括一介电层，其特征在于，该源极、该介电层、该漏极、该些通道单元、该栅绝缘层、该栅极以及该缓冲层依序堆栈于该基板上，其中各该通道单元延伸至该源极与该漏极的侧壁，使得各该通道单元的通道长度方向与该基板垂直。
10.根据权利要求9所述的薄膜晶体管，其特征在于，更包括一第一欧姆接触层与一第二欧姆接触层，其中该第一欧姆接触层配置于该源极与该介电层之间，以及该第二欧姆接触层配置于该漏极与该介电层之间。
11.根据权利要求1所述的薄膜晶体管，其特征在于，该缓冲层的杨氏系数的范围介于0.01GPa～50Gpa之间。
12.根据权利要求1所述的薄膜晶体管，其特征在于，该缓冲层的材料包括苯并环丁烯。
13.根据权利要求1所述的薄膜晶体管，其特征在于，该栅极的杨氏系数的范围介于0.01GPa～50Gpa之间。
14.根据权利要求1所述的薄膜晶体管，其特征在于，该栅极的材料包括金属。
15.根据权利要求1所述的薄膜晶体管，其特征在于，各该通道单元的杨氏系数的范围介于100GPa～500GPa。
16.根据权利要求1所述的薄膜晶体管，其特征在于，各该通道单元的材料包括非晶硅、多晶硅、氧化物。
17.根据权利要求1所述的薄膜晶体管，其特征在于，该缓冲层的热膨胀系数小于各该通道单元的热膨胀系数。
18.一种显示面板，其特征在于，包括：
一阵列基板，其中该阵列基板包括多个阵列排列的如权利要求1所述的薄膜晶体管；
一显示介质；以及
一电极层，其中该显示介质配置于该阵列基板与该电极层之间。
19.根据权利要求18所述的显示面板，其特征在于，该显示介质包括一液晶层、一电泳显示薄膜以及一有机发光层。
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104037233A (zh) * | 2014-06-10 | 2014-09-10 | 京东方科技集团股份有限公司 | 薄膜晶体管及其制作方法、oled背板和显示装置 |
| WO2021017108A1 (zh) * | 2019-07-30 | 2021-02-04 | 武汉华星光电半导体显示技术有限公司 | 可折叠显示面板及其制作方法、显示模组 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050104140A1 (en) * | 2003-11-14 | 2005-05-19 | Advanced Micro Devices, Inc. | Low-power multiple-channel fully depleted quantum well CMOSFETs |
| CN101032027A (zh) * | 2004-09-02 | 2007-09-05 | 卡西欧计算机株式会社 | 薄膜晶体管及其制造方法 |
| TW200743213A (en) * | 2006-05-05 | 2007-11-16 | Prime View Int Co Ltd | Muti-channel thin film transistor |
| WO2009085701A1 (en) * | 2007-12-26 | 2009-07-09 | Fairchild Semiconductor Corporation | Structure and method for forming shielded gate trench fet with multiple channels |
-
2010
- 2010-10-22 CN CN 201010529257 patent/CN102074585B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050104140A1 (en) * | 2003-11-14 | 2005-05-19 | Advanced Micro Devices, Inc. | Low-power multiple-channel fully depleted quantum well CMOSFETs |
| CN101032027A (zh) * | 2004-09-02 | 2007-09-05 | 卡西欧计算机株式会社 | 薄膜晶体管及其制造方法 |
| TW200743213A (en) * | 2006-05-05 | 2007-11-16 | Prime View Int Co Ltd | Muti-channel thin film transistor |
| WO2009085701A1 (en) * | 2007-12-26 | 2009-07-09 | Fairchild Semiconductor Corporation | Structure and method for forming shielded gate trench fet with multiple channels |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104037233A (zh) * | 2014-06-10 | 2014-09-10 | 京东方科技集团股份有限公司 | 薄膜晶体管及其制作方法、oled背板和显示装置 |
| WO2021017108A1 (zh) * | 2019-07-30 | 2021-02-04 | 武汉华星光电半导体显示技术有限公司 | 可折叠显示面板及其制作方法、显示模组 |
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| Publication number | Publication date |
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