CN102054863B - 源跟随晶体管,象素结构及电路 - Google Patents

Abstract

根据本发明的一个实施例，提供了一种源跟随晶体管，其特征在于所述源跟随晶体管的阱与其他同种导电类型的区域隔离，所述源跟随晶体管的源和阱电学连接。其电压增益接近于1，即本发明的源跟随晶体管为高增益源跟随晶体管。根据本发明的又一个实施例，提供了一种CMOS传感器的象素电路，包括：光电二极管，用于在光线照射下产生电子-空穴对，并收集所述电子或空穴；以及源跟随晶体管，用于根据所述光电二极管收集的电子或空穴产生输出电压，其特征在于，所述源跟随晶体管的源和阱电学连接。由于采用的源跟随晶体管的增益接近于1，本发明的CMOS传感器的象素结构及象素电路具有高灵敏度和高信噪比的优点。

Description

源跟随晶体管,象素结构及电路

技术领域

本申请涉及半导体器件及制造方法和电路，并且更具体地涉及源跟随晶体管及制造方法，和CMOS传感器的象素结构及象素电路。

背景技术

CMOS图像传感器相对于CCD(Charge Coupled Device)而言，具有集成度高，功耗低，成本低等优势，得到了越来越广泛的应用。它的感光单元，即所象素，是用来完成光电转换的，它对于图像的品质起着决定性的作用。

象素最常见的是3T和4T结构。3T结构即在象素中包括三个晶体管，分别是复位管(RST)、源跟随器(SF)和行选通开关管(SEL)。4T在3T的基础上增加了一个传输管(TX)和浮置扩散区(FD)。为了增大象素的光学填充因数，现在出现了几个象素共用一套读出电路的结构。在每个象素中，都包括一个光电二极管(PD)，用来将光信号转化成电信号，从而达到感光的目的。

但是在现有的象素结构中，SF管的增益比较低，只有0.75倍左右，从而使得输出信号摆幅较小。摆幅越小，得到的信号范围比较小，图像传感器的灵敏度和信噪比比较低。

发明内容

针对背景技术中的上述问题，本发明提供了一种高增益源跟随晶体管及其制造方法，以及一种使用高增益源跟随晶体管的CMOS传感器的象素结构及其象素电路。

根据本发明的一个实施例，提供了一种源跟随晶体管，其特征在于所述源跟随晶体管的阱与其他同种导电类型的区域隔离，所述源跟随晶体管的源和阱电学连接。

作为所述源跟随晶体管的源和阱电学连接的一种实施方式，所述源和所述阱处于同一电位，消除了源-阱之间的电压差导致的衬偏效应，并且当源极电压变化时阈值电压V_th保持恒定；作为所述源跟随晶体管的源和阱电学连接的又一种实施方式，所述源和所述阱之间存在一个固定不变的反向偏置电压，在源极电压变化时源跟随晶体管的阈值电压V_th保持恒定。由MOS晶体管工作在饱和区的电流方程：

$I_{\mathrm{Dsat}}=\frac{W}{2L}\mathrm{\μ}{C}_{\mathrm{ox}}{(V_{\mathrm{GS}}-V_{\mathrm{th}})}^2,$ 其中，W是沟道宽度，L是沟道长度，μ是反型载流子的迁移率，V_GS是栅-源电压，

源跟随晶体管接恒流源负载，当V_th基本保持恒定时，源极电压基本上跟随栅极电压的变化，因此电压增益接近于1，即本发明的源跟随晶体管为高增益源跟随晶体管。

根据本发明的源跟随晶体管的一个具体实施例，所述源跟随晶体管包括：第一导电类型半导体基底；与第一导电类型相反的第二导电类型阱，形成于所述第一导电类型基底中；第一导电类型源，形成于所述第二导电类型阱中；以及电学连接结构，电学连接所述第一导电类型源和第二导电类型阱。

可选的，所述源跟随晶体管的漏形成于所述第二导电类型阱中。

可选的，所述源跟随晶体管的漏形成于所述第二导电类型阱之外，与所述第二导电类型阱相邻，且与所述基底连通。

根据本发明的源跟随晶体管的又一个具体实施例，所述源跟随晶体管包括：半导体基底；第一导电类型埋层，形成于所述半导体基底中；与第一导电类型相反的第二导电类型阱，形成于所述第一导电类型埋层中；第一导电类型源，形成于所述第二导电类型阱中；以及电学连接结构，电学连接所述第一导电类型源和第二导电类型阱。

当所述半导体基底为与所述阱有相同导电类型时，即所述半导体基底为第二导电类型时，因为所述阱位于与第二导电类型相反的第一导电类型埋层中，所以所述阱能够与包括基底的其他同种导电类型区域隔离，即所述阱是“浮动”的。

可选的，所述源跟随晶体管的漏形成于所述第二导电类型阱中。

可选的，所述源跟随晶体管的漏形成于所述第二导电类型阱之外，与所述第二导电类型阱相邻，且与所述第一导电类型埋层连通。

根据本发明的又一个实施例，提供了一种制造源跟随晶体管的方法，包括在半导体基底中形成阱以及在所述阱中形成源跟随晶体管，其特征在于，所述阱与其他同种导电类型的区域隔离，所述源跟随晶体管的源和阱电学连接。

根据本发明的制造源跟随晶体管的方法的一个具体实施例，包括以下步骤：在第一导电类型半导体基底中形成与第一导电类型相反的第二导电类型阱；在所述第二导电类型阱中形成第一导电类型源；以及电学连接所述第一导电类型源和所述第二导电类型阱。

根据本发明的制造源跟随晶体管的方法的又一个具体实施例，包括以下步骤：在半导体基底中形成第一导电类型埋层；在所述第一导电类型埋层中形成与第一导电类型相反的第二导电类型阱；在所述第二导电类型阱中形成第一导电类型源；以及电学连接所述第一导电类型源和所述第二导电类型阱。

根据本发明的又一个实施例，提供了一种CMOS传感器的象素结构，包括形成于半导体基底中的光电二极管和源跟随晶体管，其特征在于，所述源跟随晶体管的阱与其他同种导电类型的区域隔离，所述源跟随晶体管的源和阱电学连接。

根据本发明的又一个实施例，提供了一种CMOS传感器的象素电路，包括：光电二极管，用于在光线照射下产生电子-空穴对，并收集所述电子或空穴；以及源跟随晶体管，用于根据所述光电二极管收集的电子或空穴产生输出电压，其特征在于，所述源跟随晶体管的源和阱电学连接。

由于采用的源跟随晶体管的增益接近于1，本发明的CMOS传感器的象素结构及象素电路具有高灵敏度和高信噪比的优点。

附图说明

通过阅读以下结合附图对非限定性实施例的描述，本发明的其它目的、特征和优点将变得更为明显和突出：

图1示出了根据本发明的一个实施例的源跟随晶体管的结构示意图；

图2(a)，(b)示出了图1所示的源跟随晶体管的一个具体实施例；

图3示出了图2所示的源跟随晶体管的一个变化例；

图4示出了图1所示的源跟随晶体管的又一个具体实施例；

图5示出了图4所示的源跟随晶体管的一个变化例；

图6示出了图1所示的源跟随晶体管的又一个具体实施例；

图7示出了图2-图6中的源跟随晶体管的信号增益；

图8(a)-(c)示出了本发明的制造源跟随晶体管的方法的一个具体实施例；

图9(a)-(d)示出了本发明的制造源跟随晶体管的方法的又一个具体实施例；

图10示出了本发明的象素结构的一个具体实施例；

图11示出了本发明的象素电路的一个具体实施例。

其中，相同或相似的附图标记表示相同或相似的步骤特征/装置(模块)。

具体实施方式

以下结合附图对本发明进行详细描述。

图1示出了根据本发明的一个实施例的源跟随晶体管100的结构示意图。图1所示的源跟随晶体管100包括源107，浮动阱111以及电学连接所述源107和所述阱111的电学连接结构151。其中，所述阱111是“浮动”的，即所述阱111与其他同种导电类型的区域隔离；所述源107和所述阱111电学连接，即所述源107和所述阱111之间的偏置电压保持不变。

因为所述源107和所述阱111之间的偏置电压保持不变，当源107的电压改变时，源跟随晶体管100的阈值电压V_th保持恒定。由MOS晶体管工作在饱和区的电流方程：

$I_{\mathrm{Dsat}}=\frac{W}{2L}\mathrm{\μ}{C}_{\mathrm{ox}}{(V_{\mathrm{GS}}-V_{\mathrm{th}})}^2,$ 其中，W是沟道宽度，L是沟道长度，μ是反型载流子的迁移率，V_GS是栅-源电压，

源跟随晶体管100接恒流源负载，当V_th基本保持恒定时，源极电压基本上跟随栅极电压的变化，因此电压增益接近于1，即本发明的源跟随晶体管为高增益源跟随晶体管。

需要说明的是，图1仅是以源107和浮动阱111之间存在直接电学连接为例进行了说明。本领域普通技术人员可以理解，在实际应用中，任何使源107和浮动阱111之间的反向偏置电压保持不变的电学连接方式都是适用的，例如，源107和浮动阱111通过一个或多个偏置电路进行电学连接，或者，在源107和浮动阱111上形成金属硅化物层，用于电学连接所述源和所述阱。任何能够实现源107和浮动阱111之间的反向偏置电压保持不变的电学连接方式均落入本发明的保护范围。

图1中所示的浮动阱111可以包括多种实现方式。以下将结合附图对图1所示的浮动阱111的实现方式进行详细说明。

图2(a)，(b)示出了图1所示的源跟随晶体管100的一个具体实施例。图2(a)为根据本发明的一个具体实施例的源跟随晶体管的俯视图，图2(b)为图2(a)所示的源跟随晶体管沿虚线方向的截面图。

图2以源跟随晶体管100为pMOS晶体管为例进行说明。本领域普通技术人员应能理解，其机理同样适用于源跟随晶体管100为nMOS晶体管的情形。

在图2中，源跟随晶体管100包括p型基底131；n型阱111，形成于所述p型基底131中；p型源107，形成于所述n型阱111中；p型漏109，形成于所述n型阱111中；以及电学连接所述源107和所述阱111的电学连接结构151。其中，电学连接结构151包括分别电学连接所述源107和所述阱111的接触105和接触103，以及电学连接接触105和接触103的金属层101。

如图2所示，所述源跟随晶体管100的源107和基底131的导电类型相同，均为p型。所述阱111和所述基底131的导电类型相反，所述阱111为n型。因为所述阱111被所述基底131包围，所以所述阱111与其他n型区域隔离，形成一个浮动的区域。因此，可以将浮动的所述阱111与所述源107电学连接，同时不影响其他n型区域的电位。

本领域的普通技术人员可以理解，所述接触105和所述接触103通常由高电导率材料填充，因此所述源107和所述阱111的电位基本相同。其结果是消除了衬偏效应，并且源极电压变化时阈值V_th保持恒定。因此源极基本上可以跟踪栅极电压的变化，即源跟随晶体管100具有高电压增益。

图3示出了图2所示的源跟随晶体管100的一个变化例。

如图3所示，源跟随晶体管100的漏109位于n阱111之外，与n阱111相邻，且与p型基底131连通。由于漏109和基底131的导电类型相同，且电位相同，均为低电位，所以漏109可以和基底131连通，不影响器件的操作。

需要说明的是，图2、3仅是以源107和浮动阱111之间存在包括金属层101、接触103和接触105的直接电学连接为例进行了说明。本领域普通技术人员可以理解，在实际应用中，任何使源107和浮动阱111之间的反向偏置电压保持不变的电学连接方式都是适用的，例如，源107和浮动阱111通过一个或多个偏置电路进行电学连接，或者，在源107和浮动阱111上形成金属硅化物层，用于电学连接所述源和所述阱。任何能够实现源107和浮动阱111之间的反向偏置电压保持不变的电学连接方式均落入本发明的保护范围。

以上对图1中的源跟随晶体管100的源107和基底131的导电类型相同的情况下浮动阱111的实现方式进行了举例说明，以下将结合附图对源跟随晶体管100的源107和基底131的导电类型不同的情况下浮动阱111的实现方式进行说明。

图4示出了图1所示的源跟随晶体管100的又一个具体实施例。

图4以源跟随晶体管100为pMOS晶体管为例进行说明。本领域普通技术人员应能理解，其机理同样适用于源跟随晶体管100为nMOS晶体管的情形。

在图4中，源跟随晶体管100包括n型基底131；p型埋层121，形成于所述n型基底131中；n型阱111，形成于所述p型基底131中；p型源107，形成于所述n型阱111中；p型漏109，形成于所述n型阱111中；以及电学连接所述源107和所述阱111的电学连接结构151。其中，电学连接结构151包括分别电学连接所述源107和所述阱111的接触105和接触103，以及电学连接接触105和接触103的金属层101。

如图4所示，源跟随晶体管100的源107的导电类型为p型，和基底131的导电类型相反。阱111和基底131的导电类型相同，均为n型。为了得到浮动的阱，需要用p型的埋层121将阱111和基底131隔离。因为n型阱111被p型埋层121包围，所以阱111与包括n型基底的其他n型区域隔离，形成一个浮动的区域。因此，可以将浮动的阱111与源107电学连接，同时不影响其他n型区域的电位。

本领域的普通技术人员可以理解，所述接触105和所述接触103通常由高电导率材料填充，因此所述源107和所述阱111的电位基本相同。其结果是消除了衬偏效应，并且源极电压变化时阈值V_th保持恒定。因此源极基本上可以跟踪栅极电压的变化，即源跟随晶体管100具有高电压增益。

图5示出了图4所示的源跟随晶体管100的一个变化例。

如图5所示，源跟随晶体管100的漏109位于n阱111之外，与n阱111相邻，且与p型埋层121连通。由于所述漏109和所述埋层121的导电类型相同，且电位相同，均为低电位，所以所述漏109可以和所述基底131连通，不影响器件的操作。

需要说明的是，图4、5仅是以源107和浮动阱111之间存在包括金属层101、接触103和接触105的直接电学连接为例进行了说明。本领域普通技术人员可以理解，在实际应用中，任何使源107和浮动阱111之间的反向偏置电压保持不变的电学连接方式都是适用的，例如，源107和浮动阱111通过一个或多个偏置电路进行电学连接，或者，在源107和浮动阱111上形成金属硅化物层，用于电学连接所述源和所述阱。任何能够实现源107和浮动阱111之间的反向偏置电压保持不变的电学连接方式均落入本发明的保护范围。

可选的，图1所示的源跟随晶体管100还可以包括介质埋层和/或侧壁，用于隔离所述阱和其他区域。

如图6所示，源跟随晶体管100包括介质填充的浅沟道隔离(STI)141，形成包围n阱111的侧壁，所述浅沟道隔离141与p型埋层121相结合使所述n阱111的隔离效果更好。

特别的，源跟随晶体管100可以制备于绝缘层上硅(SOI)基底上(图中未示出)，SOI基底具有降低器件噪声的优点，SOI基底与浅沟隔离相结合可以实现更优的隔离效果，例如消除CMOS的闩锁效应等。

图7示出了采用Synopsys公司开发的medici半导体器件模拟软件模拟的图2-图6中的源跟随晶体管100的信号增益与现有技术的源跟随晶体管的信号增益的对比。

如图7所示，根据本发明的一个实施例的源跟随晶体管的电压增益为0.996，接近1，作为对比，现有技术的源跟随晶体管的电压增益为0.756。因此，根据本发明的一个实施例的源跟随晶体管的电压增益高于现有技术的源跟随晶体管的电压增益。

以上对图1所示的源跟随晶体管100的结构进行了说明，以下将结合附图对图1所示的源跟随晶体管100的制造方法进行详细描述。

根据本发明的又一个实施例，提供了一种制造源跟随晶体管的方法，包括在半导体基底中形成阱以及在所述阱中形成源跟随晶体管，其特征在于，所述阱与其他同种导电类型的区域隔离，所述源跟随晶体管的源和阱电学连接。

根据本发明的制造源跟随晶体管的方法的一个具体实施例，图8(a)-(c)示出了制造图2所示的源跟随晶体管100的步骤：

首先，如图8(a)所示，在p型基底131中形成n阱111。具体的，可以采用离子注入、扩散等本领域公知技术实现n阱掺杂。离子注入的能量和剂量、扩散温度和时间等参数可以根据所需的pn结参数进行调整。n阱掺杂通常使用p，As，Sb等n型杂质，p阱掺杂通常使用B等p型杂质。离子注入之后需要高温热退火，例如采用快速热退火(RTP)，以激活杂质并修复离子注入引起的晶格损伤。

然后，如图8(b)所示，在n阱111中形成p+源107和p+漏109。具体的，因为源、漏的结深通常较浅，一般采用离子注入形成源、漏。本领域普通技术人员可以理解，为了减弱漏区电场、改进热电子退化效应，通常采用轻掺杂漏区，即在沟道中靠近漏极的附近设置一个低掺杂的漏区，如图8(b)所示。

最后，如图8(c)所示，电学连接所述源107和所述阱111。首先，在介质层中形成接触孔，如本领域所熟知的，形成接触孔的方法通常包括干法刻蚀，例如反应离子刻蚀(RIE)；然后，采用金属，例如W、Ti，填充所述接触孔，从而形成接触103和接触105，如本领域所熟知的，填充接触孔的方法通常包括化学气相沉积(CVD)，例如高密度等离子体化学气相沉积(HDPCVD)；最后，对填充了金属的接触孔进行化学机械抛光(CMP)并沉积金属层101，与所述接触103和所述接触105电学连接，如本领域所熟知的，沉积金属层的方法通常包括化学气相沉积(CVD)和物理气相沉积(PVD)。

通过以上示例性的步骤，最终得到图2所示的源跟随晶体管100。

需要说明的是，图8(c)仅是以源107和浮动阱111之间形成包括金属层101、接触103和接触105的直接电学连接为例进行了说明。本领域普通技术人员可以理解，在实际应用中，任何使源107和浮动阱111之间的反向偏置电压保持不变的电学连接方式都是适用的，例如，源107和浮动阱111通过一个或多个偏置电路进行电学连接，或者，在源107和浮动阱111上形成金属硅化物层，用于电学连接所述源和所述阱。任何能够实现源107和浮动阱111之间的反向偏置电压保持不变的电学连接方式均落入本发明的保护范围。

根据本发明的制造源跟随晶体管的方法的又一个具体实施例，图9(a)-(d)示出了制造图4所示的源跟随晶体管100的步骤：

首先，如图9(a)所示，在n型基底131中形成p型埋层121。具体的，可以采用离子注入、扩散等本领域公知技术实现p型埋层121。离子注入的能量和剂量、扩散温度和时间等参数可以根据所需的pn结参数进行调整。n型掺杂通常使用p，As，Sb等n型杂质，p型掺杂通常使用B等p型杂质。离子注入之后需要高温热退火，例如采用快速热退火(RTP)，以激活杂质并修复离子注入引起的晶格损伤。

其后，如图9(b)所示，在p型埋层121中形成n阱111。具体的，可以采用离子注入、扩散等本领域公知技术实现n阱111。离子注入的能量和剂量、扩散温度和时间等参数可以根据所需的pn结参数进行调整。n阱掺杂通常使用p，As，Sb等n型杂质，p阱掺杂通常使用B等p型杂质。离子注入之后需要高温热退火，例如采用快速热退火(RTP)，以激活杂质并修复离子注入引起的晶格损伤。

然后，如图9(c)所示，在n阱111中形成p+源107和p+漏109。具体的，因为源、漏的结深通常较浅，一般采用离子注入形成源、漏。本领域普通技术人员可以理解，为了减弱漏区电场、改进热电子退化效应，通常采用轻掺杂漏区，即在沟道中靠近漏极的附近设置一个低掺杂的漏区，如图9(c)所示。

最后，如图9(d)所示，电学连接所述源107和所述阱111。首先，在介质层中形成接触孔，如本领域所熟知的，形成接触孔的方法通常包括干法刻蚀，例如反应离子刻蚀(RIE)；然后，采用金属，例如W、Ti，填充所述接触孔，从而形成接触103和接触105，如本领域所熟知的，填充接触孔的方法通常包括化学气相沉积(CVD)，例如高密度等离子体化学气相沉积(HDPCVD)；最后，对填充了金属的接触孔进行化学机械抛光(CMP)并沉积金属层101，与所述接触103和所述接触105电学连接，如本领域所熟知的，沉积金属层的方法通常包括化学气相沉积(CVD)和物理气相沉积(PVD)。

通过以上示例性的步骤，最终得到图4所示的源跟随晶体管100。

需要说明的是，图9(c)仅是以源107和浮动阱111之间形成包括金属层101、接触103和接触105的直接电学连接为例进行了说明。本领域普通技术人员可以理解，在实际应用中，任何使源107和浮动阱111之间的反向偏置电压保持不变的电学连接方式都是适用的，例如，源107和浮动阱111通过一个或多个偏置电路进行电学连接，或者，在源107和浮动阱111上形成金属硅化物层，用于电学连接所述源和所述阱。任何能够实现源107和浮动阱111之间的反向偏置电压保持不变的电学连接方式均落入本发明的保护范围。

可选的，根据本发明的一个实施例的制造源跟随晶体管的方法还包括在所述阱周围形成介质埋层和/或侧壁，用于隔离所述阱和其他区域。其中，所述形成侧壁的方法通常包括干法刻蚀/湿法刻蚀和介质填充；所述侧壁可以有多种形式，例如，浅沟道隔离。

特别的，源跟随晶体管100可以制备于绝缘层上硅(SOI)基底上(图中未示出)，SOI基底具有降低器件噪声的优点，SOI基底与浅沟隔离相结合可以实现更优的隔离效果，例如消除CMOS的闩锁效应等。其中，SOI基底的形成方法可以包括氧离子注入和键合。

离子注入的能量和剂量可以根据实际需要的埋氧层深度和厚度进行调节。具体的，氧离子注入能量通常为80KeV至200KeV，注入剂量通常为1×10¹⁶/cm²至5×10¹⁸/cm²。可选的，离子注入还可以包括氮离子注入，形成氮氧化硅埋层。

以上对图1所示的源跟随晶体管100的结构和制造方法进行了说明，以下将结合附图对包括源跟随晶体管的CMOS传感器的象素结构及象素电路进行详细描述。

根据本发明的又一个实施例，提供了一种CMOS传感器的象素结构，包括形成于半导体基底中的光电二极管和源跟随晶体管，其特征在于，所述源跟随晶体管的阱与其他同种导电类型的区域隔离，所述源跟随晶体管的源和阱电学连接。

根据本发明的象素结构的一个具体实施例，所述象素结构包括：第一导电类型半导体基底；光电二极管，形成于所述半导体基底中；与第一导电类型相反的第二导电类型阱，形成于所述半导体基底中，与所述光电二极管的收集载流子的区域隔离；第一导电类型源跟随晶体管，形成于所述第二导电类型阱中；以及电学连接结构，电学连接所述第一导电类型源跟随晶体管的源和所述第二导电类型阱。

其中，所述光电二极管用于在光线照射下产生电子-空穴对，并收集所述电子或空穴，所收集的电子或空穴将被转化成信号电平，因此，光电二极管的收集载流子的区域应该与其他区域隔离。

因为所述第二导电类型阱形成于所述第一导电类型半导体基底中，所以该第二导电类型阱是浮动的，因此可以将所述源跟随晶体管的源和所述第二导电类型阱电学连接，从而避免源-阱之间的偏置电压的变化对源跟随晶体管阈值电压的影响所导致的源跟随晶体管电压增益的降低。

根据本发明的象素结构的又一个具体实施例，所述象素结构包括：半导体基底；光电二极管，形成于所述半导体基底中；第一导电类型埋层，形成于所述半导体基底中，与所述光电二极管的收集载流子的区域隔离；与第一导电类型相反的第二导电类型阱，形成于所述第一导电类型埋层中；第一导电类型源跟随晶体管，形成于所述第二导电类型阱中；以及电学连接结构，电学连接所述第一导电类型源跟随晶体管的源和所述第二导电类型阱。

其中，所述光电二极管用于在光线照射下产生电子-空穴对，并收集所述电子或空穴，所收集的电子或空穴将被转化成信号电平，因此，光电二极管的收集载流子的区域应该与其他区域隔离。

当所述半导体基底为第一导电类型时，所述第一导电类型埋层用于调整掺杂浓度，形成于所述半导体基底中，所述第二导电类型阱被所述第一导电类型埋层包围，所以该第二导电类型阱是浮动的；当所述半导体基底为第二导电类型时，所述第一导电类型埋层用于隔离所述半导体基底和所述第二导电类型阱，所述第二导电类型阱被所述第一导电类型埋层包围，所以该第二导电类型阱是浮动的；因此，无论所述半导体基底是第一导电类型还是第二导电类型，都可以将所述源跟随晶体管的源和所述第二导电类型阱电学连接，从而避免源-阱之间的偏置电压的变化对源跟随晶体管阈值电压的影响所导致的源跟随晶体管电压增益的降低。

本领域的普通技术人员可以理解，所述光电二极管和所述第二导电类型阱/所述第一导电类型埋层隔离的方式有多种，例如浅沟道隔离、pn结隔离等。

需要说明的是，所述电学连接结构既可以包括直接电学连接结构又可以包括间接电学连接结构。直接电学连接结构可以有多种形式，例如，两个金属接触，分别接触所述源跟随晶体管的源和阱，以及金属层，与所述两个金属接触分别电学连接，或者，金属硅化物层，形成于所述源和阱上，电学连接所述源和阱。间接电学连接结构可以包括，例如，所述源和所述阱通过一个或多个偏置电路进行电学连接，任何能够实现所述源和所述阱之间的反向偏置电压保持不变的电学连接方式均落入本发明的保护范围。

图10示出了根据本发明的象素结构的一个具体实施例的版图。如图10所示，该象素结构为4T结构，包括：光电二极管(PD)，用于在光线照射下产生电子-空穴对，并收集所述电子或空穴；浮置扩散区(FD)，用于接收从所述光电二极管传输过来的载流子；传输晶体管(TX)，用于控制所述光电二极管收集的载流子传输至所述浮置扩散区；源跟随晶体管(SF)，用于将光生载流子转化为信号电平；选通晶体管(SEL)，用于控制信号电平的读取；以及复位晶体管(RST)，用于将浮置扩散区和源跟随晶体管复位。

根据本发明的又一个实施例，提供一种CMOS传感器的象素电路，包括：光电二极管，用于在光线照射下产生电子-空穴对，并收集诉述电子或空穴；以及源跟随晶体管，用于根据所述光电二极管收集的电子或空穴产生输出电压，其特征在于，所述源跟随晶体管的源和阱电学连接。

图11示出了本发明的CMOS传感器的象素电路的一个具体实施例。如图11所示，该象素电路为4T结构，即包括4个晶体管：传输晶体管(TX)，用于控制所述光电二极管收集的载流子传输至所述浮置扩散区；源跟随晶体管(SF)，用于将光生载流子转化为信号电平；选通晶体管(SEL)，用于控制信号电平的读取；以及复位晶体管(RST)，用于将浮置扩散区和源跟随晶体管复位。

以下结合图11，以源跟随晶体管为PMOS为例对CMOS传感器的象素电路的工作原理进行描述。此工作原理对源跟随晶体管为NMOS的情形同样适用。

初始阶段，TX管的栅压为低电平，即TX管被关闭，经过一段时间感光后，光生载流子储存在PD中；然后，通过RST管的开启，将FD复位，经过SF管和SEL管得到一个复位电平，并关闭RST管；接着，调节TX管的栅压为高电平，即TX管被开启，PD中存储的光生载流子传输至浮置扩散区(FD)，由于FD是浮置的，所以它的电平和得到的光生载流子存在近似线形的关系；这个电平加在SF管的栅极，源极跟随栅极的电平变化，并通过SEL管的开启输出，最终得到一个信号电平；两次得到的信号电平相减，即为光电转化产生的信号。在此过程中，SF管的增益直接影响最终的信号幅度。如前所述，因为SF的源极和阱电学连接，所以具有较高的电压增益。因此，得到的信号幅度大，象素的灵敏度高，信噪比高。

需要说明的是，以上以CMOS传感器的象素电路为4T结构为例进行了说明。本领域的普通技术人员可以理解，源和阱电学连接的源跟随晶体管同样适用于其他CMOS传感器的象素电路结构，例如3T结构等。任何采用源和阱电学连接的源跟随晶体管的CMOS传感器的象素电路均落入本发明的保护范围。

尽管在附图和前述的描述中详细阐明和描述了本发明，应认为该阐明和描述是说明性的和示例性的，而不是限制性的；本发明不限于上述实施方式。

那些本技术领域的一般技术人员可以通过研究说明书、公开的内容及附图和所附的权利要求书，理解和实施对披露的实施方式的其他改变。在权利要求中，措词“包括”不排除其他的元素和步骤，并且措辞“一个”不排除复数。权利要求中的任何附图标记不应理解为对范围的限制。

Claims (11)

1.一种源跟随晶体管，其特征在于，所述源跟随晶体管的阱与其他同种导电类型的区域隔离，所述源跟随晶体管的源和阱电学连接；

其中，所述源跟随晶体管包括：

第一导电类型半导体基底；

与第一导电类型相反的第二导电类型阱，形成于所述第一导电类型基底中；

第一导电类型源，形成于所述第二导电类型阱中；以及

电学连接结构，电学连接所述第一导电类型源和第二导电类型阱；

第一导电类型漏，形成于所述第二导电类型阱之外，与所述第二导电类型阱相邻，且与所述基底连通。

2.根据权利要求1所述的源跟随晶体管，其特征在于，所述其他同种导电类型的区域包括其他同种导电类型的阱和／或基底。

3.根据权利要求1至2中任一项权利要求所述的源跟随晶体管，其特征在于，所述电学连接结构包括：

两个金属接触，分别接触所述源和阱；以及

金属层，与所述两个金属接触分别电学连接。

4.根据权利要求1至2中任一项权利要求所述的源跟随晶体管，其特征在于，所述电学连接结构包括：

金属硅化物层，形成于所述源和阱上，电学连接所述源和阱。

5.根据权利要求1至2中任一项权利要求所述的源跟随晶体管，还包括：

介质埋层和／或侧壁，用于隔离所述阱和其他区域，

其中，所述介质埋层和侧壁材料为以下物质中的一种或任多种：氧化硅，氮化硅，氮氧化硅。

6.一种源跟随晶体管，其特征在于，所述源跟随晶体管的阱与其他同种导电类型的区域隔离，所述源跟随晶体管的源和阱电学连接；

其中，所述源跟随晶体管包括：

半导体基底；

第一导电类型埋层，形成于所述半导体基底中；

与第一导电类型相反的第二导电类型阱，形成于所述第一导电类型埋层中；

第一导电类型源，形成于所述第二导电类型阱中；以及

电学连接结构，电学连接所述第一导电类型源和第二导电类型阱；

第一导电类型漏，形成于所述第二导电类型阱之外，与所述第二导电类型阱相邻，且与所述第一导电类型埋层连通。

7.根据权利要求6所述的源跟随晶体管，其特征在于，所述其他同种导电类型的区域包括其他同种导电类型的阱和／或基底。

8.根据权利要求6至7中任一项权利要求所述的源跟随晶体管，其特征在于，所述电学连接结构包括：

两个金属接触，分别接触所述源和阱；以及

金属层，与所述两个金属接触分别电学连接。

9.根据权利要求6至7中任一项权利要求所述的源跟随晶体管，其特征在于，所述电学连接结构包括：

金属硅化物层，形成于所述源和阱上，电学连接所述源和阱。

10.根据权利要求6至7中任一项权利要求所述的源跟随晶体管，还包括：

介质埋层和／或侧壁，用于隔离所述阱和其他区域，

其中，所述介质埋层和侧壁材料为以下物质中的一种或任多种：氧化硅，氮化硅，氮氧化硅。

11.一种CMOS传感器的象素电路，包括：

光电二极管，用于在光线照射下产生电子-空穴对，并收集所述电子或空穴；以及

源跟随晶体管，用于根据所述光电二极管收集的电子或空穴产生输出电压，

其特征在于，所述源跟随晶体管的源和阱电学连接；

其中，所使用的源跟随晶体管为权利要求1、2、6或7所述的源跟随晶体管。