CN102054757A - 集成电路铜互连结构的制作方法 - Google Patents

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Abstract

一种集成电路铜互连结构的制作方法，包括：提供半导体衬底，所述半导体衬底上形成有铜互连结构，所述铜互连结构具有初始应力特性。之后，将所述半导体衬底装入反应腔体内并对所述铜互连结构进行退火处理。所述退火处理使铜互连结构具有二次应力特性，而且所述二次应力特性小于初始应力特性。所述铜互连结构的制作方法减少了因初始应力特性产生的铜突起缺陷。

Description

集成电路铜互连结构的制作方法
技术领域
本发明涉及半导体技术领域，更为具体的，本发明涉及一种集成电路铜互连结构的制作方法。
背景技术
集成电路即IC技术的不断进步，集成在同一芯片上的元器件数量已从最初的几十几百个进化到现在的数以百万计。目前IC的性能和复杂度远非当初所能想象。为了达到复杂度和电路密度的要求(即：集成到确定区域内的器件数量)，最小的特征尺寸，也就是公知的器件的“几何线宽”随着工艺技术的革新而越来越小。如今，半导体器件的最小线宽已经小于0.25微米。
不断增加的电路密度不仅提高了IC的性能和复杂程度，同时还给客户带来更低成本的部件。一套集成电路生产设备可能要花费几亿甚至几十亿美元。而每个生产设备的产率是一定的，硅片上的IC数量也是确定的，因此，通过减小IC上每个器件的特征尺寸，就可以在同一硅片上制作出更多的器件，从而提高了整个产线的产量。但是，随着IC特征尺寸的不断减小，矛盾日益凸显，即，IC的导电部分(如引线互连)与晶体管的间距越来越小，而为了适应导电部分的尺寸，用来隔离导电部分的介电层也越做越薄。所述晶体管间距减小，随之产生了诸如耦合噪声、功率损失、RC延迟等问题。
为解决上述因IC版图集成度大幅提高而引起的问题，一个可采用的解决方案就是采用铜作为IC互连引线材料。但是，铜的应用又给工艺集成带来了挑战，铜在互连结构制作工艺中产生了许多铝不会发生的问题，其中一个问题即是铜突起缺陷的形成。铜互连线结构通常是通过双镶嵌工艺制作的，所述工艺是刻蚀介电层而形成沟槽，接着再在沟槽中填充铜。填入铜之前会在沟槽或开口内形成阻挡层以预防铜原子扩散，由于沟槽内的铜有三边受到阻挡层束缚，故当温度上升时铜只能向上或沿铜线方向膨胀。这种因铜沿铜线方向膨胀而产生的尖丁状突起即被称为铜突起缺陷“Cu hillock”。一般来说，铜突起的尺寸很小，不会影响0.13微米及以上工艺节点的良率。但随着工艺节点降低到0.09微米以下，铜突起可能会造成诸如短路之类的缺陷，从而影响良率。
目前已有诸多减少铜突起缺陷的方法，其中之一是降低制作工艺温度，铜突起缺陷大约形成于150摄氏度以上，控制铜互连结构制作工艺温度在此温度下可以避免铜突起缺陷形成。但是，低温下制作半导体元件会带来密度或均匀性较差的问题。
申请号200610137340.4的中国发明专利申请公布了一种互连线的结构及形成方法。所述互连线形成方法是通过掺杂锡或铝等金属材料，形成多层掺杂的金属层来制作铜互连结构以减少铜突起缺陷，同时，所述掺杂的金属层通过多个高杂质浓度及多个低杂质浓度的金属层互相间隔而成。但是，所述多层的金属层制作增加了工艺的复杂度，不利于工艺集成。
综上，需要一种改进的铜互连制作的工艺方法以减少铜突起缺陷对芯片的影响。
发明内容
本发明解决的问题是提供一种集成电路铜互连结构的制作方法，减少了铜互连结构中由于初始应力特性产生的铜突起现象，进而减少了由于铜突起带来的介电层穿通缺陷。
为解决上述问题，本发明提供了一种集成电路铜互连结构的制作方法，包括：提供半导体衬底，所述半导体衬底上形成有铜互连结构，所述铜互连结构具有初始应力特性；将形成有铜互连结构的半导体衬底装入反应腔体中；在所述反应腔体中，对所述铜互连结构进行退火处理，以使所述铜互连结构具有二次应力特性，所述二次应力特性小于初始应力特性。
可选的，所述铜互连结构退火处理的气氛为氮气、惰性气体或二者的混合气体；
可选的，所述铜互连结构退火处理的工艺参数为：气压为2torr至10torr；反应温度为300摄氏度至450摄氏度；反应时间为30秒至200秒；气体流量为1600至2200SCCM；
可选的，所述反应腔体为化学气相淀积腔体；
可选的，所述铜互连结构的退火处理后，还包括继续在同一反应腔体内，在所述形成有铜互连结构的半导体衬底上形成介电层，退火过程与所述介电层的形成是连续的，半导体衬底不需要从反应腔体中取出，即所述半导体衬底不会暴露在空气中；所述介电层通过等离子体增强型化学气相淀积形成，所述介电层的成分是氮化硅、碳氮化硅或其他便于刻蚀和平坦化的介电材料；所述介电层的形成温度范围与所述铜互连结构的退火处理的温度范围相同，所述退火处理后没有升温或降温过程；
可选的，所述介电层形成后，还包括继续在所述介电层上形成金属间介电层，所述金属间介电层为低K介电材料。
与现有技术相比，本发明具有以下优点：
1.通过增加与现有工艺设备兼容的退火处理工艺来改善铜互连结构的应力特性，有效减少铜突起缺陷的数量，减少了铜突起缺陷带来的介电层穿通现象，提高了电路的良率和性能；
2.通过将对铜互连结构的退火处理工艺与紧接着的介电层形成工艺是在同一反应腔体内进行的，衬底不需要从反应腔体内取出；同时，所述退火处理工艺的温度范围与后续的介电层形成温度范围相同，无需降温或升温过程，不会增加工艺处理时间，有利于退火处理工艺与现有工艺的集成。
附图说明
图1是本发明集成电路铜互连结构制作方法的流程示意图。
图2至图5是本发明实施例的铜互连结构的制作方法的剖面结构示意图。
具体实施方式
通常情况下，铜互连结构上的铜突起对集成电路造成的缺陷是在金属间介电层形成后表现出来的。如果铜突起的高度超过金属间介电层厚度，就可能引起两层金属层之间的穿通，从而产生铜突起缺陷；而如果铜突起的高度小于金属间介电层厚度，就不易造成穿通问题。依据现有技术下铜互连结构的扫描电镜实验结果，可以观测到，每个铜突起缺陷的尺寸均在0.1微米至0.5微米的范围内，所述0.1微米至0.5微米尺寸的铜突起缺陷会影响90纳米以下节点的良率。此外，虽然所述缺陷尺寸很小，但由于其数量众多，仍会严重影响缺陷分析的准确性。
针对上述问题，发明人提供如下技术方案，包括：提供半导体衬底，所述半导体衬底上形成有铜互连结构，所述铜互连结构具有初始应力特性；将形成有铜互连结构的半导体衬底装入反应腔体中；在所述反应腔体中，对铜互连结构进行退火处理，以使所述铜互连结构具有二次应力特性，所述二次应力特性小于初始应力特性。可选的，所述介电层形成后，还包括继续在所述介电层上形成金属间介电层，所述金属间介电层为低K介电材料。
图1为本发明的集成电路铜互连结构制作方法的流程示意图。包括如下步骤：执行步骤S202，提供半导体衬底；执行步骤S204，在所述半导体衬底上形成层间介电层，在层间介电层部分区域上形成铜互连结构；之后，执行步骤S206，提供反应腔体；执行步骤S208，所述反应腔体内的气体为氮气、惰性气体或者二者的混合气体；执行步骤S210，将所述形成有铜互连结构的半导体衬底装入反应腔体；执行步骤S212，对所述铜互连结构进行退火处理；执行步骤S214，将所述半导体衬底保留在反应腔体内；执行步骤S216，在所述铜互连结构上形成介电层；依据具体实施例的不同，可选的，执行步骤S218，在所述介电层上继续形成一层或多层金属间介电层。
图2至图5是本发明的铜互连结构制作方法的剖面结构示意图。如图2所示，202示意了半导体衬底。在具体实施例中，所述半导体衬底202为单晶硅、绝缘体上硅(SOI)、锗化硅以及其他合适的半导体材料，同时所述半导体衬底应包含有一个或多个器件，如图2中心的MOS晶体管200。
如图3所示，在所述半导体衬底202上形成层间介电层302，所述层间介电层302的部分区域上形成铜互连结构304。所述层间介电层302为低K介电材料，包括但不局限于以下材料：掺杂碳、磷或硼的氧化硅，以及三者的复合材料，或者依据实际应用确定的多层材料，如含硼的氧化硅或者其他材料。
现有技术中，所述铜互连结构304下还会形成阻挡层306以防止铜扩散到层间介电层302中。所述铜互连结构304通过镶嵌工艺或双镶嵌工艺制得。铜的形成通常采用化学气相淀积、电镀或者所述两种方法的结合；之后采用化学机械抛光(CMP)来实现所述铜互连结构304，同时完成所述铜互连结构304表面的平坦化。所述阻挡层306是Ta/TaN、Ti/TiN或者其他合适的阻挡层材料，如氧化硅、氮化硅、氮氧化硅或介电材料的堆叠结构(例如氧化硅/氮化硅/氧化硅ONO堆叠结构)。所述铜互连结构304具有初始应力特性，所述初始应力特性是指由于铜互连结构的热应力不匹配所引起的。所述初始应力特性造成了铜突起308、铜突起310、分层以及类似缺陷。
如图4所示，包含有铜互连结构的半导体衬底202被装入反应腔体内并对所述铜互连结构304进行退火处理。所述反应腔体是具有等离子增强化学气相淀积功能的化学气相淀积腔体，同时所述反应腔体内的气体应为氮气或惰性气体或者两者的混合气体。所述退火处理的处理条件为：退火温度为300摄氏度至450摄氏度；退火时间为30秒至200秒，退火气压为2torr至10torr，气体流量1600至2200SCCM。在具体实施例中，反应压强为5torr，所述反应气体的流量为2000SCCM。通过所述退火处理，铜互连结构304的应力特性得到改善，获得二次应力特性，所述二次应力特性小于初始应力特性，使得绝大部分铜突起310消失，而原先铜突起308位置残留的铜突起408的颗粒尺寸也有明显减小。
如图5所示，在退火处理后，所述半导体衬底202还保留在反应腔体中，所述半导体衬底202不会暴露在空气中。所述工艺流程还包括在经过退火处理的铜互连结构304上继续形成介电层502。所述介电层502用作后续刻蚀工艺的刻蚀阻挡层。所述介电层502为氮化硅、氮碳化硅或其他便于刻蚀和平坦化的介电材料。所述介电层选择在与退火温度相同的温度范围下形成，所述退火处理后没有升温或降温过程，例如在300摄氏度至450摄氏度的范围内，优选的，在330摄氏度至360摄氏度的范围内。可以看到，在铜突起408位置，原先铜突起的颗粒高度超过所述介电层502厚度而形成缺陷，而退火处理后，由于所述铜突起颗粒体积减小，颗粒高度小于介电层502厚度，铜突起缺陷消失。
可选的，依据具体实施例的不同，所述铜互连结构的制作流程还包括：形成一层或多层金属间介电层504，包括在刻蚀停止层上形成低K介电材料、平坦化、形成其他层间介电层以及其他后道工艺。所述低K介电层包括氧化硅、掺杂的氧化硅、有机硅、掺杂碳的氧化硅以及掺杂氮的碳化硅。
对于经过退火处理的半导体衬底，与未经退火处理的半导体衬底进行对照比较，以检验退火处理的效果。具体实施例中，退火处理的处理条件如下所示：
反应时间：110秒；
气压：5Torr；
气体流量：2000SCCM；
反应温度：350摄氏度；
抽真空时间：10秒。
以下所述测试结果均是在金属间介电层形成后，采用扫描电镜观察的。结果发现，在第二金属间介电层上，经过退火处理的半导体衬底上的铜突起缺陷的数量为43个，远少于未经过退火处理的半导体衬底上的152个。而在第三金属间介电层和第四金属间介电层的观测也得到了类似结果。在第三金属间介电层观察到，经过退火处理的半导体衬底的铜突起缺陷的数量为65个，而未经过退火处理的半导体衬底的铜突起缺陷为118个；在第四金属间介电层观察到，经过退火处理的半导体衬底上的铜突起缺陷数量为52个，而未经退火处理的半导体衬底上的铜突起缺陷为157个。
退火处理的时间对所述铜突起缺陷减少的效果也有影响。在金属间介电层即掺杂氮的碳化硅形成后，采用两片半导体衬底作为实验对象，采用扫描电镜观察半导体衬底上的缺陷，结果发现，对于不同的退火处理时间，对应半导体衬底上的铜突起缺陷减少效果也不同。未经退火处理时，两片半导体衬底上的铜突起缺陷数量对应为1045和1073个。退火处理40秒后，铜突起缺陷数量有所减少；退火处理80秒之后，铜突起缺陷的数量相应为119和84个；而退火处理120秒后，铜突起缺陷的数量分别只有17和66个，远少于未经退火处理的半导体衬底上的铜突起缺陷数量。
虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种变动和修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (10)

1.一种集成电路铜互连结构的制作方法，包括：
提供半导体衬底，所述半导体衬底上形成有铜互连结构，所述铜互连结构具有初始应力特性；
将形成有铜互连结构的半导体衬底装入反应腔体中；
在所述反应腔体中，对所述铜互连结构进行退火处理，以使所述铜互连结构具有二次应力特性，所述二次应力特性小于初始应力特性。
2.如权利要求1所述的集成电路铜互连结构的制作方法，其特征在于，所述退火处理的气氛为氮气、惰性气体或者二者的混合气体。
3.如权利要求1所述的集成电路铜互连结构的制作方法，其特征在于，所述退火处理工艺的具体参数为：气压为2torr至10torr；反应温度为300摄氏度至450摄氏度；反应时间为30秒至200秒，气体流量为1600至2200SCCM。
4.如权利要求1所述的集成电路铜互连结构的制作方法，其特征在于，所述反应腔体为化学气相淀积腔体。
5.如权利要求1所述的集成电路铜互连结构的制作方法，其特征在于，还包括继续在同一反应腔体内，在所述形成有铜互连结构的半导体衬底上形成介电层，退火过程与所述介电层的形成是连续的，半导体衬底不需要从反应腔体中取出，即所述半导体衬底不会暴露在空气中。
6.如权利要求5所述的集成电路铜互连结构的制作方法，其特征在于，所述介电层通过等离子体增强型化学气相淀积形成。
7.如权利要求5所述的集成电路铜互连结构的制作方法，其特征在于，所述介电层的形成温度范围与对所述铜互连结构进行退火处理的退火温度范围相同，所述退火处理后没有升温或降温过程。
8.如权利要求5所述的集成电路铜互连结构的制作方法，其特征在于，所述介电层是氮化硅或碳氮化硅。
9.如权利要求5所述的集成电路铜互连结构的制作方法，其特征在于，还包括继续在所述介电层上形成金属间介电层。
10.如权利要求9所述的集成电路铜互连结构的制作方法，其特征在于，所述金属间介电层为低K介电材料。
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