CN102054660B - 应用于单层绕线轨迹的分析方法及其装置 - Google Patents

应用于单层绕线轨迹的分析方法及其装置 Download PDF

Info

Publication number
CN102054660B
CN102054660B CN200910209625.8A CN200910209625A CN102054660B CN 102054660 B CN102054660 B CN 102054660B CN 200910209625 A CN200910209625 A CN 200910209625A CN 102054660 B CN102054660 B CN 102054660B
Authority
CN
China
Prior art keywords
coiling
track
type
coiling track
virtual quadrilateral
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN200910209625.8A
Other languages
English (en)
Other versions
CN102054660A (zh
Inventor
张宸峰
沈勤芳
邱显仕
林依洁
许天彰
张耀文
林忠纬
李柏纬
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Synopsys Inc
Original Assignee
Synopsys Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Synopsys Inc filed Critical Synopsys Inc
Priority to CN200910209625.8A priority Critical patent/CN102054660B/zh
Publication of CN102054660A publication Critical patent/CN102054660A/zh
Application granted granted Critical
Publication of CN102054660B publication Critical patent/CN102054660B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Winding Of Webs (AREA)
  • Winding, Rewinding, Material Storage Devices (AREA)

Abstract

本发明涉及一种应用于单层绕线轨迹的分析方法及其装置，其中所述的绕线轨迹是连接若干个连接单元，所述的绕线方法包含下列步骤：定义以四个连接单元为顶点的一虚拟四边形，其中所述的虚拟四边形内不包含所述的四个连接单元以外的连接单元；以及根据所述的虚拟四边形内的各绕线轨迹的平面特性判断所述的绕线轨迹是否符合一绕线规则，其中所述的平面特性包含其绕线轨迹是由所述的虚拟四边形的哪一边进出。

Description

应用于单层绕线轨迹的分析方法及其装置
技术领域
本发明是关于一种绕线(routing)轨迹的分析方法及其装置，尤其是关于单层绕线轨迹的分析方法及其装置。
背景技术
随着制程的发展，现今的集成电路相较于以往具有更高的复杂度及更小的体积，而此种特性也增加芯片输出/入连接的困难度。据此，一种具有较高集成密度及较多输出/入接脚数的倒装芯片封装技术即孕育而生。倒装芯片封装是一种可将半导体器件连接至外部电路的技术，其中所述的外部电路可包含封装装载器(package carrier)或是印刷电路板(printed circuit board)等。相较于其它封装技术，倒装芯片封装技术的优点包含具有更多可用于输出入连接的面积、可以较少的干扰达到较高的传输速率，以及可防止外在环境因素干扰信号。
倒装芯片封装技术是使用沉积于芯片衬垫上的焊球(solder bump)以和外部电路连接，其中所述的焊球是于最终的晶圆制作阶段沉积于晶圆顶层的焊球衬垫(bump pad)。为安装所述的芯片于一外部电路，所述的芯片是反置以使其顶层向下，以使其焊球衬垫对齐所述的外部电路的衬垫。图1显示一倒装芯片封装的示意图。如图1所示，一芯片100是反置以安装于一封装装载器200，其中所述的芯片100的顶层具有若干个焊球衬垫102，其是藉由若干个焊球104连接于所述的封装装载器200上。所述的芯片100亦具有若干个导线结合衬垫(wire bonding pad)或称驱动衬垫(driver pad)106。图2显示所述的芯片100的截面图。如图2所示，为降低电路设计的复杂度及达到减少更改设计的目的，所述的芯片100具有一称为重新分布层(re-distribution layer)的额外的金属层于所述的芯片100的顶层金属层上，以连接所述的驱动衬垫106至所述的焊球衬垫102。
据此，所述的芯片100是于其重新分布层上进行绕线以连接所述的焊球衬垫102及所述的驱动衬垫106。然而，由于所述的重新分布层是在晶圆制作阶段形成，其绕线方式具有角度的限制，且必须满足制程的设计规则(design rule)。换言之，所述的芯片100必须在重重限制下以单层绕线的方式在所述的重新分布层内绕线，而此种限制大幅增加绕线的困难度。
现存绕线轨迹的分析方法多半针对芯片内的绕线，亦即在可由多层金属层进行绕线的环境下进行绕线分析，其需符合的绕线规则相对而言较为宽松。由于在此种环境下，绕线可在多层金属层间进行，故其中一层金属层可仅容纳单一维度的绕线。据此，所述的绕线轨迹的分析方法是根据单一维度的绕线数量进行分析。换言之，所述的绕线轨迹的分析方法是定义在单一维度下可容纳固定的绕线数量，若超过所述的固定的绕线数量，则所述的芯片的绕线不符合其绕线规则。
然而，由于倒装芯片封装是于重新分布层上完成单层绕线，其必须包含两个维度的绕线轨迹。又，重新分布层上的所述的绕线轨迹不允许彼此绕线交错。因此，现存针对芯片内的绕线轨迹的分析方法无法适用于单层的绕线轨迹。
目前存在一种整数线性编程(integer linear programming)算法用以计算应用倒装芯片封装技术时的绕线轨迹。整数线性编程算法包含两个阶段：第一阶段是全盘式的决定一倒装芯片内的各驱动衬垫及对应的焊球衬垫间连接的绕线轨迹，第二阶段再辅以细节式的完成所述的绕线轨迹。然而，整数线性编程算法的其中一缺点即是其需耗费大量时间运算。对于讲求效率及研发成本的业界而言，整数线性编程算法并不符合使用上的需求。其次，整数线性编程算法虽然是针对单层的绕线轨迹进行分析，然其仅限制在一二维面积下可通过的绕线数量，而未对各种不同的绕线轨迹进行考虑。因此，为避免违反绕线规则，整数线性编程算法的限制条件往往过于严格而无法真实反映欲分析的单层绕线可容许的绕线轨迹，故使得所述的单层绕线无法达到最佳化的绕线轨迹。
据此，业界所需要的是一种应用于单层绕线轨迹的分析方法及用以实现的装置，其可根据各绕线的绕线轨迹分析其是否符合绕线规则，故可比现有的分析方法更接近最佳化的绕线轨迹。
发明内容
本发明所提供的应用于单层绕线轨迹的分析方法与装置通过划分所述单层绕线轨迹所在的平面成若干个虚拟四边形，并根据所述的虚拟四边形内的各绕线轨迹的平面特性判断所述的绕线轨迹是否符合一绕线规则。
本发明提供一种应用于单层绕线轨迹的分析方法，其中所述的绕线轨迹是连接若干个连接单元，所述的绕线方法包含下列步骤：定义以四个连接单元为顶点的一虚拟四边形，其中所述的虚拟四边形内不包含所述的四个连接单元以外的连接单元；以及根据所述的虚拟四边形内的各绕线轨迹的平面特性判断所述的绕线轨迹是否符合一绕线规则，其中所述的平面特性包含其绕线轨迹是由所述的虚拟四边形的何边进出。
本发明提供一种用以分析单层的绕线轨迹的装置，其中所述的绕线轨迹是连接若干个连接单元，所述的装置包含一分类单元、一计算单元和一判断单元。所述的分类单元是根据一虚拟四边形内的绕线轨迹进行分类，其中所述的虚拟四边形是以四个连接单元为顶点，且所述的虚拟四边形内不包含连接单元。所述的计算单元是根据所述的分类单元所提供的分类结果计算所述的绕线轨迹间的距离对应关系。所述的判断单元是根据所述的计算单元所提供的计算结果判断所述的绕线轨迹是否符合一绕线规则。
本发明所提供的应用于单层绕线轨迹的分析方法与装置通过划分所述单层绕线轨迹所在的平面成若干个虚拟四边形，并根据所述的虚拟四边形内的各绕线轨迹的平面特性判断所述的绕线轨迹是否符合一绕线规则。据此，本发明所提供的应用于单层绕线轨迹的分析方法与装置相较于现有的分析方法能更深入分析一单层的绕线轨迹，故可更接近最佳化的绕线轨迹。
附图说明
图1显示一倒装芯片封装的示意图；
图2显示一倒装芯片封装芯片的截面图；
图3显示一倒装芯片的若干个驱动衬垫及焊球衬垫间的绕线轨迹；
图4显示根据本发明的一实施例的应用于单层绕线轨迹的分析方法的流程图；
图5显示根据本发明的一实施例的一虚拟四边形；
图6显示根据本发明的另一实施例的一虚拟四边形；
图7显示根据本发明的一实施例的一绕线规则所需计算的间距；
图8显示根据本发明的另一实施例的一绕线规则所需计算的间距；
图9显示根据本发明的另一实施例的一绕线规则所需计算的间距；
图10显示根据本发明的另一实施例的一虚拟四边形；
图11显示根据本发明的一实施例的一绕线规则所需计算的间距；
图12显示根据本发明的另一实施例的一绕线规则所需计算的间距；
图13显示根据本发明的另一实施例的一绕线规则所需计算的间距；
图14显示根据本发明的一实施例的一种绕线轨迹；及
图15显示根据本发明的一实施例的用以分析单层的绕线轨迹的装置的示意图。
具体实施方式
本发明所提供的应用于单层绕线轨迹的分析方法及用以实现的装置，是将所述的单层绕线轨迹所在的平面划分成若干个虚拟四边形，其中每一虚拟四边形皆为最小单位的四边形，亦即所述的虚拟四边形不包含连接单元。其次，根据所述的虚拟四边形内的各绕线轨迹的平面特性，判断所述的绕线轨迹是否符合一绕线规则。据此，本发明所提供的应用于单层绕线轨迹的分析方法及用以实现的装置相较于现有的分析方法能更深入分析一单层的绕线轨迹，故可更接近最佳化的绕线轨迹。
图3显示一倒装芯片的若干个驱动衬垫及焊球衬垫间的绕线轨迹，其中所述的驱动衬垫是以方块表示，而所述的焊球衬垫是以八角形表示。本发明所提供的应用于单层绕线轨迹的分析方法及用以实现的装置是用以分析类似图3所示的绕线轨迹是否符合一绕线规则。较佳的，本发明所提供的应用于单层绕线轨迹的分析方法及用以实现的装置若判断某一条绕线轨迹不符合所述的绕线规则，即调整所述的不符合所述的绕线规则的绕线轨迹以使其得以符合所述的绕线规则。
图4显示根据本发明的一实施例的应用于单层绕线轨迹的分析方法的流程图，其中所述的单层绕线轨迹是连接若干个连接单元。若应用于倒装芯片封装的绕线方式，则所述的连接单元即为倒装芯片的衬垫。在步骤S1，划分所述的单层绕线轨迹所在的平面成若干个虚拟四边形，并进入步骤S2，其中各虚拟四边形皆以四个连接单元为其顶点，且所述的虚拟四边形内不包含连接单元。在步骤S2，选定一虚拟四边形，根据所述的虚拟四边形内的各绕线轨迹的平面特性判断所述的绕线轨迹是否符合一绕线规则，并进入步骤S3，其中所述的平面特性包含其绕线轨迹是由所述的虚拟四边形的何边进出。在步骤S3，若有不符合所述的绕线规则的绕线轨迹，则调整所述的虚拟四边形内的绕线轨迹以使其符合所述的绕线规则，并进入步骤S4。在步骤S4，决定是否已分析完所有所述的虚拟四边形内的绕线轨迹。若是，则结束本方法流程，否则回到步骤S2。
再次参照图3的绕线轨迹，若应用图4所示的方法，在步骤S1，可将所述的焊球衬垫所构成的平面划分为16个虚拟四边形，其中每个虚拟四边形的顶点皆为一焊球衬垫，且所述的虚拟四边形内不包含焊球衬垫。
图5显示根据步骤S1所划分的一虚拟四边形。如图5所示，所述的虚拟四边形内并无任何连接单元，故其为一单层绕线轨迹所构成的平面的最小单位的四边形。在本发明的一实施例中，是将所述的虚拟四边形内的各绕线轨迹依据其平面特性将所述的绕线轨迹分类成六种类型。所述的分类方式如下所示。
若将图5所示的所述的虚拟四边形的上边定义成第一边，所述的虚拟四边形的右边定义成第二边，所述的虚拟四边形的左边定义成第三边，以及所述的虚拟四边形的下边定义成第四边，则第一类型的绕线轨迹是于所述的虚拟四边形的一第一边及一第二边进出，第二类型的绕线轨迹是于所述的虚拟四边形的所述的第一边及一第三边进出，第三类型的绕线轨迹是于所述的虚拟四边形的所述的第三边及一第四边进出，第四类型的绕线轨迹是于所述的虚拟四边形的所述的第二边及所述的第四边进出，第五类型的绕线轨迹是于所述的虚拟四边形的所述的第三边及所述的第二边进出，以及第六类型的绕线轨迹是于所述的虚拟四边形的所述的第一边及所述的第四边进出。
根据绕线轨迹的转折方式，可再进一步区分所述的绕线轨迹具有135度的转折或是90度的转折。图6显示一具有90度转折绕线轨迹的虚拟四边形。步骤S2是根据一虚拟四边形内的各绕线轨迹的平面特性判断所述的绕线轨迹是否符合一绕线规则。在本发明的一实施例中，在步骤S2，即针对所述的虚拟四边形内最内层的绕线轨迹计算其转折处的相应位置，亦即计算如图6所示的转折处P1至P4的相应坐标。所述的转折处的相应坐标可用于后续绕线规则的判断。
较佳的，所述的绕线规则可进一步包含判断所述的第五类型的绕线轨迹及所述的第六类型的绕线轨迹的间距是否同时存在。上述绕线规则是用以确保所述的虚拟四边形内不会同时容纳第五类型及第六类型的绕线轨迹，以避免绕线交错的现象发生。
较佳的，所述的绕线规则可进一步包含判断所述的第一类型的绕线轨迹及所述的第二类型的绕线轨迹的最短间距是否大于一固定值，判断所述的第二类型的绕线轨迹及所述的第三类型的绕线轨迹的最短间距是否大于一固定值，判断所述的第三类型的绕线轨迹及所述的第四类型的绕线轨迹的最短间距是否大于一固定值，以及判断所述的第一类型的绕线轨迹及所述的第四类型的绕线轨迹的最短间距是否大于一固定值。图7显示上述绕线规则所需计算的间距。如图7所示，所述的绕线规则是用以确保所述的虚拟四边形内可容纳相邻而属于不同类型的绕线轨迹。
较佳的，所述的绕线规则可进一步包含判断所述的第一类型的绕线轨迹及所述的第三类型的绕线轨迹的最短间距是否大于一固定值，以及判断所述的第二类型的绕线轨迹及所述的第四类型的绕线轨迹的最短间距是否大于一固定值。图8显示上述绕线规则所需计算的间距。如图8所示，所述的绕线规则是用以确保所述的虚拟四边形内可容纳对角而属于不同类型的绕线轨迹。
较佳的，所述的绕线规则可进一步包含判断所述的第一类型的绕线轨迹及所述的第三类型的绕线轨迹的间距是否可容许所述的第五类型或第六类型的绕线轨迹通过，以及判断所述的第二类型的绕线轨迹及所述的第四类型的绕线轨迹的间距是否可容许所述的第五类型或第六类型的绕线轨迹通过。图9显示上述绕线规则所需计算的间距。如图9所示，所述的绕线规则是用以确保所述的第一至第四类型的绕线轨迹不会使所述的第五及第六类型的绕线轨迹难以达成。
图10显示一具有135度转折绕线轨迹的虚拟四边形。在步骤S2，即针对所述的虚拟四边形内最内层的绕线轨迹计算其转折处的相应位置，亦即计算如图10所示的转折处P1至P8的相应坐标。所述的转折处的相应坐标可用于后续绕线规则的判断。
类似于针对图6所示的具有90度转折绕线轨迹的虚拟四边形，针对图10具有135度转折绕线轨迹的虚拟四边形的绕线规则可包含判断所述的第五类型的绕线轨迹及所述的第六类型的绕线轨迹的间距是否同时存在，判断所述的第一类型的绕线轨迹及所述的第二类型的绕线轨迹的最短间距是否大于一固定值，判断所述的第二类型的绕线轨迹及所述的第三类型的绕线轨迹的最短间距是否大于一固定值，判断所述的第三类型的绕线轨迹及所述的第四类型的绕线轨迹的最短间距是否大于一固定值，判断所述的第一类型的绕线轨迹及所述的第四类型的绕线轨迹的最短间距是否大于一固定值，判断所述的第一类型的绕线轨迹及所述的第三类型的绕线轨迹的最短间距是否大于一固定值，以及判断所述的第二类型的绕线轨迹及所述的第四类型的绕线轨迹的最短间距是否大于一固定值，图11及图12显示上述绕线规则所需计算的间距。
类似的，所述的绕线规则亦可进一步包含判断所述的第一类型的绕线轨迹及所述的第三类型的绕线轨迹的间距是否可容许所述的第五类型或第六类型的绕线轨迹通过，以及判断所述的第二类型的绕线轨迹及所述的第四类型的绕线轨迹的间距是否可容许所述的第五类型或第六类型的绕线轨迹通过。图13显示上述绕线规则所需计算的间距。然而，不同于针对具有90度转折绕线轨迹的虚拟四边形的绕线规则，即使所述的第五类型或第六类型的水平或垂直间距难以容纳所述的第五类型或第六类型的绕线轨迹通过，其仍可以转折方式通过，如图14所示，故可另针对此种绕线方式进行判断。
在图4的步骤S3，若有不符合所述的绕线规则的绕线轨迹，即调整所述的虚拟四边形内的绕线轨迹以使其符合所述的绕线规则。
图15显示根据本发明的一实施例的用以分析单层的绕线轨迹的装置的示意图。如图15所示，所述的装置1500包含一分类单元1510、一计算单元1520、一判断单元1530及一调整单元1540。所述的分类单元1510是根据一虚拟四边形内的绕线轨迹进行分类，其中所述的虚拟四边形是以四个连接单元为顶点，且所述的虚拟四边形内不包含连接单元。所述的计算单元1520是根据所述的分类单元1510所提供的分类结果计算所述的绕线轨迹间的距离对应关系。所述的判断单元1530是根据所述的计算单元1520所提供的计算结果判断所述的绕线轨迹是否符合一绕线规则。所述的调整单元1540是根据所述的判断单元1530所提供的判断结果调整不符合所述的绕线规则的绕线轨迹。
对应上述的绕线规则，所述的分类单元1510是根据一虚拟四边形内的绕线轨迹进行分类，并输出第一至第六类型的绕线轨迹的数量。所述的计算单元1520是根据所述的绕线轨迹的数量计算所述的绕线轨迹的转折处的相应坐标。所述的判断单元1530则根据所述的相应坐标及所述的绕线轨迹的数量判断所述的虚拟四边形内的绕线轨迹是否符合所述的绕线规则。所述的调整单元1540则相应的调整所述的绕线轨迹。
在分析具有135度转折绕线轨迹的虚拟四边形时，所述的计算单元1520及所述的判断单元1530可根据下列的伪码进行计算：
输入：p，u，w，s，(v1，v2，v3，v4，v5，v6)
输出：“符合”或“不符合”
if v5v6＞0
return不符合；
θ＝π/8；
(x1，y1)＝(p-utanθ-(w+s)v1 tanθ，p-u-(w+s)v1)；
(x2，y2)＝(p-u-(w +s)v1，p-utanθ-(w+s)v1tanθ)；
(x3，y3)＝(u+(w+s)v2，p-utanθ-(w+s)v2tanθ)；
(x4，y4)＝(utanθ+(w+s)v2 tanθ，p-u-(w+s)v2)；
(x5，y5)＝(utanθ+(w+s)v3 tanθ，u+(w+s)v3)；
(x6，y6)＝(u+(w +s)v3，utan θ+(w+s)v3tan θ)；
(x7，y7)＝(p-u-(w+s)v4，utanθ+(w+s)v4tanθ)；
(x8，y8)＝(p-utanθ-(w+s)v4tanθ，u+(w+s)v4)；
t5＝wv5+s(v5+1)；
t6＝wv6+s(v6+1)；
if y1-y8＜t5或y4-y5＜t5或x2-x3＜t6或x7-x6＜t6
return不符合；
if x 1 + x 2 - x 5 - x 6 < 2 s 或 y 3 + y 4 - y 7 - y 8 < 2 s
return不符合；
if v5＞0且y4≤y1且y4-y8＜t5且 x 7 + x 8 - x 3 - x 4 < 2 t 5
return不符合；
if v5＞0且y1≤y4且y1-y5＜t5且 x 1 + x 2 - x 5 - x 6 < 2 t 5
return不符合；
if v6＞0且x7≤x2且x7-x3＜t6且 y 3 + y 4 - y 7 - y 8 < 2 t 6
return不符合；
if v6＞0且x2≤x7且x2-x6＜t6且 y 1 + y 2 - y 5 - y 6 < 2 t 6
return不符合；
return符合；
其中，p为连接单元间的距离，u为连接单元宽的一半，w为绕线的宽度，s为绕线间所需最小间距，而v1至v6分别为第一至第六类型的绕线轨迹的数量。
在分析具有90度转折绕线轨迹的虚拟四边形时，所述的计算单元1520及所述的判断单元1530可根据下列的伪码进行计算：
输入：p，u，w，s，(v1，v2，v3，v4，v5，v6)
输出：“符合”或“不符合”
if v5v6＞0
return不符合；
(x1，y1)＝(p-u-(w+s)v1，p-u-(w+s)v1)；
(x2，y2)＝(u+(w+s)v2，p-u-(w+s)v2)；
(x3，y3)＝(u+(w+s)v3，u+(w+s)v3)；
(x4，y4)＝(p-u+(w+s)v4，u+(w+s)v4)；
t5＝wv5+s(v5+1)；
t6＝wv6+s(v6+1)；
if y1-y4＜t5或y2-y3＜t5或x1-x2＜t6或x4-x3＜t6
return不符合；
if 2 ( x 1 - x 3 ) < s 或 2 ( y 2 - y 4 ) < s
return不符合；
if v5＞0且y2≤y1且y2-y4＜t5
return不符合；
if v5＞0且y1≤y2且y1-y3＜t5
return不符合；
if v6＞0且x4≤x1且x4-x2＜t6
return不符合；
if v6＞0且x1≤x4且x1-x3＜t6
return不符合；
return符合；
其中，p为连接单元间的距离，u为连接单元宽的一半，w为绕线的宽度，s为绕线间所需最小间距，而v1至v6分别为第一至第六类型的绕线轨迹的数量。
综上所述，本发明所提供的应用于单层绕线轨迹的分析方法及用以实现的装置，是将所述的单层绕线轨迹所在的平面划分成若干个虚拟四边形，其中每一虚拟四边形皆为最小单位的四边形，亦即所述的虚拟四边形不包含连接单元。其次，根据所述的虚拟四边形内的各绕线轨迹的平面特性，判断所述的绕线轨迹是否符合一绕线规则。据此，本发明所提供的应用于单层绕线轨迹的分析方法及用以实现的装置相较于现有的分析方法能更深入分析一单层的绕线轨迹，故可更接近最佳化的绕线轨迹。熟悉本技术的人士可得知，本发明所提供的应用于单层绕线轨迹的分析方法及用以实现的装置不限于应用于倒装芯片封装的绕线轨迹分析，而应及于任何单层绕线轨迹的分析，例如印刷电路板的绕线轨迹的分析。
本发明的技术内容及技术特点已揭示如上，然而熟悉本领域的技术人员仍可能基于本发明的教示及揭示而作种种不背离本发明精神的替换及修饰。因此，本发明的保护范围应不限于实施例所揭示的内容，而应包括各种不背离本发明的替换及修饰，并为本专利申请权利要求所涵盖。

Claims (15)

1.一种应用于单层绕线轨迹的分析方法，所述的绕线轨迹连接若干个连接单元，其特征在于所述的分析方法包含下列步骤：
定义以四个连接单元为顶点的一虚拟四边形，其中所述的虚拟四边形内不包含所述的四个连接单元以外的连接单元；及
根据所述的虚拟四边形内的各绕线轨迹的平面特性判断所述的绕线轨迹是否符合一绕线规则，其中所述的平面特性包含其绕线轨迹是由所述的虚拟四边形的哪一边进出。
2.根据权利要求1所述的分析方法，其特征在于，其进一步包含下列步骤：
根据判断结果调整不符合所述的绕线规则的绕线轨迹。
3.根据权利要求1所述的分析方法，其特征在于，其中所述的虚拟四边形为矩形。
4.根据权利要求1所述的分析方法，其特征在于，其中所述的绕线轨迹根据其平面特性可定义为一第一类型、一第二类型、一第三类型、一第四类型、一第五类型及一第六类型，其中所述的第一类型的绕线轨迹是于所述的虚拟四边形的一第一边及一第二边进出，所述的第二类型的绕线轨迹是于所述的虚拟四边形的所述的第一边及一第三边进出，所述的第三类型的绕线轨迹是于所述的虚拟四边形的所述的第三边及一第四边进出，所述的第四类型的绕线轨迹是于所述的虚拟四边形的所述的第二边及所述的第四边进出，所述的第五类型的绕线轨迹是于所述的虚拟四边形的所述的第三边及所述的第二边进出，而所述的第六类型的绕线轨迹是于所述的虚拟四边形的所述的第一边及所述的第四边进出，其中所述的第一边为所述的第四边的对边。
5.根据权利要求4所述的分析方法，其特征在于，其中所述的绕线规则包含所述的第一类型的绕线轨迹及所述的第二类型的绕线轨迹的最短间距是否大于一固定值。
6.根据权利要求4所述的分析方法，其特征在于，其中所述的绕线规则包含所述的第二类型的绕线轨迹及所述的第三类型的绕线轨迹的最短间距是否大于一固定值。
7.根据权利要求4所述的分析方法，其特征在于，其中所述的绕线规则包含所述的第三类型的绕线轨迹及所述的第四类型的绕线轨迹的最短间距是否大于一固定值。
8.根据权利要求4所述的分析方法，其特征在于，其中所述的绕线规则包含所述的第一类型的绕线轨迹及所述的第四类型的绕线轨迹的最短间距是否大于一固定值。
9.根据权利要求4所述的分析方法，其特征在于，其中所述的绕线规则包含所述的第一类型的绕线轨迹及所述的第三类型的绕线轨迹的最短间距是否大于一固定值。
10.根据权利要求4所述的分析方法，其特征在于，其中所述的绕线规则包含所述的第二类型的绕线轨迹及所述的第四类型的绕线轨迹的最短间距是否大于一固定值。
11.根据权利要求4所述的分析方法，其特征在于，其中所述的绕线规则包含所述的第一类型的绕线轨迹及所述的第三类型的绕线轨迹的间距是否可容许所述的第五类型或第六类型的绕线轨迹通过。
12.根据权利要求4所述的分析方法，其特征在于，其中所述的绕线规则包含所述的第二类型的绕线轨迹及所述的第四类型的绕线轨迹的间距是否可容许所述的第五类型或第六类型的绕线轨迹通过。
13.根据权利要求4所述的分析方法，其特征在于，其中所述的绕线规则包含所述的第五类型的绕线轨迹及所述的第六类型的绕线轨迹的间距是否同时存在。
14.根据权利要求4所述的分析方法，其特征在于，其中所述的绕线轨迹的转折夹角为135度。
15.根据权利要求4所述的分析方法，其特征在于，其中所述的绕线轨迹的转折夹角为90度。
CN200910209625.8A 2009-10-30 2009-10-30 应用于单层绕线轨迹的分析方法及其装置 Active CN102054660B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN200910209625.8A CN102054660B (zh) 2009-10-30 2009-10-30 应用于单层绕线轨迹的分析方法及其装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN200910209625.8A CN102054660B (zh) 2009-10-30 2009-10-30 应用于单层绕线轨迹的分析方法及其装置

Publications (2)

Publication Number Publication Date
CN102054660A CN102054660A (zh) 2011-05-11
CN102054660B true CN102054660B (zh) 2015-10-07

Family

ID=43958860

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200910209625.8A Active CN102054660B (zh) 2009-10-30 2009-10-30 应用于单层绕线轨迹的分析方法及其装置

Country Status (1)

Country Link
CN (1) CN102054660B (zh)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1862546A (zh) * 2006-06-15 2006-11-15 清华大学 一个快速的集成电路可布性分析方法
CN201766061U (zh) * 2009-10-30 2011-03-16 新思科技有限公司 应用于单层绕线轨迹的分析装置
TW201122881A (en) * 2009-12-30 2011-07-01 Synopsys Inc Method for analyzing single layer routing tracks and the computerized apparatus using the same

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3548070B2 (ja) * 2000-01-26 2004-07-28 インターナショナル・ビジネス・マシーンズ・コーポレーション 多端子ネットを自動的に発生する方法及び装置並びに多端子ネット自動発生方法を実行するためのプログラムを記憶したプログラム記憶媒体
US6990648B2 (en) * 2003-04-04 2006-01-24 International Business Machines Corporation Method for identification of sub-optimally placed circuits
JP4425044B2 (ja) * 2004-04-13 2010-03-03 新光電気工業株式会社 半導体パッケージにおける自動配線方法および装置ならびに自動識別装置
JP2009151372A (ja) * 2007-12-18 2009-07-09 Shinko Electric Ind Co Ltd 自動設計方法およびそのコンピュータプログラム

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1862546A (zh) * 2006-06-15 2006-11-15 清华大学 一个快速的集成电路可布性分析方法
CN201766061U (zh) * 2009-10-30 2011-03-16 新思科技有限公司 应用于单层绕线轨迹的分析装置
TW201122881A (en) * 2009-12-30 2011-07-01 Synopsys Inc Method for analyzing single layer routing tracks and the computerized apparatus using the same

Also Published As

Publication number Publication date
CN102054660A (zh) 2011-05-11

Similar Documents

Publication Publication Date Title
CN110321024A (zh) 触摸显示装置和触摸感测方法
US20080250363A1 (en) Design Support Apparatus for Semiconductor Devices
JP2005524231A (ja) 集積回路デバイス内のルーティングの容量性と誘導性の両方の信号結合効果を除去するための給電および接地シールド・メッシュ
US10818626B2 (en) Connection wiring
Velenis et al. Cost effectiveness of 3D integration options
TWI830269B (zh) 具有磁屏蔽層的裝置之製造方法
CN203746832U (zh) 半导体芯片和半导体器件
CN110347278A (zh) 触摸面板、触摸显示装置和触摸感测方法
WO2015079991A1 (ja) ３次元実装方法および３次元実装装置
US20220173065A1 (en) Semi-conductor package structure
CN106684063A (zh) 半导体器件和包括半导体器件的半导体封装件
JP2002222865A (ja) 電子回路装置及びその設計方法
CN102054660B (zh) 应用于单层绕线轨迹的分析方法及其装置
JP2010529673A (ja) 半導体チップのパッド配置構造
US20110061898A1 (en) Reducing cross-talk in high speed ceramic packages using selectively-widened mesh
CN201766061U (zh) 应用于单层绕线轨迹的分析装置
CN206312895U (zh) 一种晶圆可接受测试结构
EP1294017A2 (en) Chip manufacturing method for cutting test pads from integrated circuits by sectioning circuit chips from circuit substrate
Noor et al. Us microelectronics packaging ecosystem: Challenges and opportunities
WO2003019620A2 (en) Technique to minimize crosstalk in electronic packages
US10622312B2 (en) Semiconductor chips and semiconductor packages including the same
US20070206781A1 (en) Semiconductor device
US20230121445A1 (en) Routing structure
US6727596B2 (en) Semiconductor integrated circuit
US6953997B1 (en) Semiconductor device with improved bonding pad connection and placement

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant